JPS58169247A - 高速命令読出し方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ■　発明の技術分野 本発明は遂次処理型マイクロプロセッサの高速命令読出
し方式に係り、特に命令の記憶されたメモリから命令を
読出す場合に、ジャンプ命令について高速に読出すこと
ができる遂次処理型マイクロプロセッサの高速命令読出
し方式に関する。

■　従来技術と問題点 例えば第１図に示す如く、マイクロプロセッサでは、命
令が格納されているインストラクシ智ン・メモリＩＭや
、インストラクション・メモリＩＭから出力された命令
がセットされるインストラクシ璽ン・、レジスタｔａや
、インストラクション−メモリＩＭからデータを読出す
ためのアドレスがセットされるインストツクシラン・カ
ウンタ・レジスタＩＯＡが設けられている。モしてイン
ストラクション・カウンタ・レジスタＩＯＲにセットさ
れたアドレスは、インクリメンタＩＮＯにより一度セッ
トされたアドレスが遂次＋１されてインストラフシロン
・メモリＩＭから遂次命令が読出されこの読出された命
令がデータ・バスＤＢＵＳを経由してインストラクショ
ン・レジスタＩＲにセットされ、この命令がデコーダＤ
Ｉ？Ｏで解読され、その結果により図示省略したメモリ
（ＲＡＭ）からデータ等がレジスタＲ１，４・・・に読
出され、演算器ＡＬＵにより演算処理が行なわれるもの
である。

なおメモリ（ＲＡＭ）等にアクセスするアドレスに、本
命令処理で作成されてレジスタＢ１勢にセットされたあ
とで、アドレスバス入ＢＵ８を介して送出される。

このように、命令の記憶されたインストラフシロン・メ
モリＩＭと、外付あるいは内部組み込みのデータ等の書
込み読出し可能なメモリ（ＲＡＭ）とを独立に制御する
高速のマイク田プロセッサでは次のような問題が存在す
る。

すなわち、インストラクション・メモリＩＭ内の命令中
に分岐命令（ＪＵＭＰ）等、ジャンプを実行するとき、
この命令内のジャンプ・アドレス（分岐先アドレス）が
データバスＤＢＵＳを介してインストラフシーン・カウ
ンタ・レジスターＯＲに格納されるため、その間データ
バスＤＢＵＳが専用されるので、演算部ＡＬＵがレジス
タＲ８・・・を使用して演算等の処理が実行できないと
いう問題がある。

例えば　次のようなプログラム ？ Ｒ０千鳥−Ｒ。

ＪＵＭＰ　　ＸＸＸＸ というプログラムを実行するときに、レジスタＲ２とＲ
１の内容を加算してレジスタＲ，にセットする命令と、
ＪＵＭＰ命令はともにデータバスＤＢＵＳを使用しなけ
ればならないので、２ステップ以上必要となる。

Ｇ）　発明の目的 本発明の目的はこのような問題点を改善するために、ジ
ャンプ命令をデータバスを使用することなくインストラ
クション・メモリのアドレスをセットするようにしてデ
ータバスの競合をさけるようにして高速処理を行うこと
ができるようにした遂次処理型マイク冒プロ七ツサの高
速命令読出し方式を提供することである。

（４）発明の構成 この目的を達成するために本発明の高速命令読出し方式
では、マイクロプログラムを処理順序に並べて格納して
いるマイクロプログラム格納手段及び蚊マイクロプログ
ラムの実行アドレスを指示するレジスタを有するマイク
ロシーケンサ部を備えたマイクロプロセッサにおいて、
ジャンプ先アドレスをセットするジャンプ先アドレス保
持手段と、ジャンプ先アドレスでない読出しアドレスを
セットするアドレス保持手段と、切換手段を設けるとと
もに命令先行読出し方式を用いジャンプ条件を解読し同
時にジャンプ先アドレスを前記ジャンプ先アドレス保持
手段にロードするとともにジャンプ条件成立時に前記切
換手段によりジャンプ先アドレス保持手段から出力した
ジャンプ先アドレスによりマイクロプログラム格納手段
よりジャンプ命令を読出すことによりジャンプ命令を効
率的に実行することを特徴とする。

■　発明０５１！施例 本発明の一実施例をＲ２図にもとづき説明する。

図中、他図と同符号部は同一部分を示しＩＡ８はインス
トラクション・アドレス・セレクタであって１インスト
ラクシ雪ン・メモリＩＭを読出すためのアドレスをイン
ストラクション・カウンタ・レジスタｌ０Ｒ１初期設定
アドレス・レジスタ０ＯＮＩＴ、インストラクション・
アドレス暑しジスタエ＾Ｂのいずれより出方させるのか
を選択するものである。またＧｌ　−Ｇｌはゲートであ
る。

ここで初期設定アドレス・レジスタ０ＯＮＴはデータ処
理に必要な最初−命令をインストラフシロン・メモリＩ
Ｍから読出すための初期設定アドレスがセットされるレ
ジスタであり、またインストラクション・アドレス・レ
ジスタＩＡＲはジャンプ先アドレスがセットされるレジ
スタである。

いま、第２図において、−通常は適宜手段により初期設
定アドレス・レジスタ０ＯＮＴにセットされたアドレス
が初めにインストラクション・アドレス・セレクタＩＡ
８により選択的に出力され、これによりインストラクシ
ョン・メモリＩＭから命令が読出され、この読出された
命令がインストラクション・レジスタＩＲにセットされ
、これがデコーダＤＥＣで解読され、第１図の場合と同
様に演算処理が行なわれる。

またインストラクション・アドレス・セレクタＩＡＳよ
り選択出力されたこの初期設定アドレスはインクリメン
タＩＮＯにより＋１されてインストラフシロン・カウン
タ・レジスタＩＯＲにセットされる。そしてインストラ
フシロン・アドレス・セレクタＩＡＳは次からこのイン
ストラフシロン・カウンタ・レジスタＩＯＲにセットさ
れたアドレスを出力し、これによりインストラフシロン
・メモリ１．Ｍから命令が順次読出されて、データ処理
が順次遂行されることになる。

ところが、インストラクション・レジスタＩＲ・・１ にセットされた命令をデコーダＤＥＯが解読した結果、
これがＪＵＭＰ命令に関するものであればこれをデータ
バスＤＢＵ８に出力することなく、インストラフシロン
・アドレス・レジスターＡＲにこのジャンプ先アドレス
を格納する。そして次のステップでインストラクション
・アドレス・セレクタＩｊｌはこのインストラフシロン
・アドレス・レジスターＡＲに保持されているジャンプ
先のアドレスを出力し、これによりインストラクシ震ン
・メそりＩＭが読出される。このようにしてジャンプ先
アドレスから直ちに命令が読出され、これが実行される
ことになる。

このジャンプ先アドレスは、インクリメンタＩＮＯによ
り＋１されてインストラフシーン・カウンタ・レジスタ
ーＯＲにセットされ、次には再びこのインストラクショ
ン・カウンタ・レジスターＯＲに順次＋１されてセット
されるアドレスによりインストラフシロン・メそりＩＭ
から命令が読出され、これにもとづき演算処理が実行さ
れるようになる。

したがって、前記のように Ｒ，＋瓜　−Ｒ１ Ｊ色什ｘ×× とい５プログラムは ？ ンプアドレスの格納を同時に実行することが可能となる
ので、ｌステップでこのようなことが実行できる。

（０発明の効果 本発明によれば、ジャンプ命令を転送するときにデータ
バスを使用する必要がない。したがってジャンプ命令の
転送時に演算データの転送を廻期する必要がなくなり、
その結果、データ処理速度を向上することができる。

【図面の簡単な説明】

第１図は従来の命令読出し方式、第２図は本発明の一実
施例構成図である。 図中、ＩＭはインストラフシロン・メモリ、ＩＲはイン
ストックシ、ン・レジスタ、ＩＯＲはインストックシー
ン・カウンターレジスタ、　ＤＥＯはデコーダ、ＩＮＯ
はインクリメンタ、ＡＬＬＪは演算器、ＩＡＲはインス
トラフシロン・アドレス・レジスタ、ＯＯＮ’ｌは初期
設定アドレス・レジスタ、Ｉ＾８はインストラフシロン
・アドレス・セレクタ、Ｇ３．へはゲー）、ＡＢＯ３は
アドレスバス、ＤＢＵ８はデータバスである。 特許出願人　富士通株式会社 代理人弁理士　ハ　雇　でも　宋

Claims (1)

【特許請求の範囲】
1. α）　マイクロプログラムを処理順序に並べて格納して
   いるマイクロプログラム格納手段及び該マイクロプログ
   ラムの実行アドレスを指示するレジスタを有するマイク
   ロシーケｙす部を備えたマイクロプロセッサにおいて、
   ジャンプ先アドレスをセットするジャンプ先アドレス保
   持手段と、ジャンプ先アドレスでな（り読出しアドレス
   をセットするアドレス保持手Ｒで、切換手段を設けると
   ともに命令先行読出し方式を用い、ジャンプ条件を解読
   し同時にジャンプ先アドレスを前記ジャンプ先アト°レ
   ス保持手段にロードするとともにジャンプ条件成立時に
   前記切換手段によりジャンプ先アドレス保持手段から出
   力したジャンプ先アドレスによりマイクロプログラム格
   納手段よりジャンプ命令を読出すことによりジャンプ命
   令を効率的に実行することを特徴とする高速命令読出し
   方式。