JPS6045453B2

JPS6045453B2 - 多重プロセツサ

Info

Publication number: JPS6045453B2
Application number: JP53044055A
Authority: JP
Inventors: 弘幸脇田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-04-13
Filing date: 1978-04-13
Publication date: 1985-10-09
Also published as: JPS54136153A

Description

【発明の詳細な説明】本発明は多重プロセッサに関し、特に複数台のプロセッ
サからなる多重プロセッサシステムにおけるデバッグ停
止の方式に関する。

従来、この種のデバッグ停止は、各プロセッサ毎に行
われていたので、複数台のプロセッサからなる多重プロ
セッサシステムにおいて、デバッグ停止させると、各プ
ロセッサは非同期的に動作する。

このため、システムの中である１つのプロセッサは停止
したが、他のプロセッサは命令実行中という状態が発生
するので、たとえば主記憶の内容などのようにシステム
で共通に利用される資源の内容が必ずしもデバッグのデ
ータとして利用できないという欠点があつた。また、デ
バッグ停止の状態において、命令の実行を開始させる場
合も、各プロセッサ毎に命令実行開始の指示を行わなけ
ればならないという欠点があつた。本発明の目的は、
上記従来の欠点を除去するためにデバッグ停止の条件が
検出されたときのシステムの状態を正確にデバッグのデ
ータとして利用できるようにするとともに、システム内
のテパツク停止状態にある全プロセッサに命令実行の開
始を行なわせるようにした多重プロセッサを提供するこ
とにある。

本発明は、複数台のプロセッサからなる多重プロセッ
サシステムにおいて、デバッグ停止にする条件を設定す
る手段と、このデバッグ停止にする条件か成立したこと
を検出する手段と、この検出する手段の出力に応じて自
プロセッサおよび前記多重プロセッサシステム内の他の
プロセッサに前記デバッグ停止を指示する手段を備えて
いることを特徴とする多重プロセッサを提供することに
ある。

また本発明は、複数台のプロセッサからなる多重プロ
セッサシステムにおいて、デバッグ停止にする条件を設
定する手段と、このデバッグ停止にする条件が成立した
ことを検出する手段と、この検出する手段の出力に応じ
て自プロセッサおよび前記多重プロセッサシステム内の
他のプロセッサに前記デバッグ停止を指示する手段と、
命令実行の開始を指示する手段と、この指示がデバッグ
停止状態でなされたことを検出する手段と、この検出す
る手段め出力に応じて自プロセッサおよび前記多重プロ
セッサシステム内の他プロセッサに対し命令実行の開始
動作を起動する手段とを備えている多重プロセッサを提
供することにある。

次に本発明の実施例について図面を参照して説明する。
第１図は多重プロセッサシステムにおけるデバッグ停止
の機能を有するシステム構成図である。

第１，図において、１，２はプロセッサで、これらのプ
ロセッサ１，２は、命令実行部１ａ，２ａ１命令と命令
の間で処理される事象の制御を行う命令間事象制御部１
ｂ，２ｂ１デバッグ停止の条件検出、デバッグ停止およ
び命令実行開始の指示を行うデバッグ停止制御部１ｃ，
２ｃ、プロセッサ間の通信を行う通信制御部１ｄ，２ｄ
および保守パネルとのインターフェースを持つ保守パネ
ル制御部１ｅ，２ｅを含んでいる。また３は主記憶装置
で、この主記憶装置３はデバッグ制御テーブル３ａを含
んでいる。このようなデバッグ制御テー，ブル３ａは、
第２図に示すようにデバッグ停止開始点アドレス３ａ１
、デバッグ停止対象アドレス３ａ２およびデバッグ停止
対象データ３ａ３を含んでいる。第３図および第４図に
示すフローチャートは、５デバッグ停止に関する命令間
事象制御部およびデバッグ停止制御部の動作を示す。

次に上記のような本発明に係る多重プロセッサにて、デ
バッグ停止の条件として主記憶装置３上の指定された番
地の内容が書き換えられたときデ３バック停止の条件が
成立する場合について説明する。

デバッグ停止の条件の設定は、たとえばプロセッサ１の
命令実行部１ａでデバッグ停止を有効とする命令が実行
されて、デバッグ停止テーブル３φａ上のデバッグ停止
開始点３ａ１とデバッグ停止対象アドレス３ａ２が準備
され、デバッグ停止の起動が指示され記録される。

また命令間事象制御部１ｂでは、第３図のフローチャー
トに示されるように、命令の実行が終了すると（第３図
の４１および４２）、デバッグ停止が起動されているか
否かが調べられ（第３図の４３）起動されていればデバ
ッグ停止制御部１ｃに対しデバッグ停止条件の検出の指
示がなされる（第３図の４５）。またデバッグ停止条件
の検出が指示されると（第４図の５１）、デバッグ停止
の開始点を通過ずみを否かが調べられ（第４図の５２）
、通過していないときは、その時の命令カウンタ値とデ
バツク制御テーブル３ａのデバッグ停止開始点アドレス
３ａェとが比較される（第４図の５３）このようにして
比較され一致していたら、デバッグ停止対象アドレス３
ａ２で示される主記憶装置３のその時点での内容が読み
出され、デバッグ停止対象デーータ３ａ３に格納され、
開始点通過ずみが記録されて（第４図の５４）、次の命
令の実行に入る（第４図の５５）。

また、命令カウンタ値とデバッグ制御テーブル３ａのデ
バッグ停止開始点アドレス３ａ１とが比較され一致しな
いときには、一命令実行終゛了ごとに命令カウンタ値と
デバッグ停止開始点アドレスとの比較動作が一致するま
て繰返えされる（第３図および第４図で４１→４２→４
３→４５→５１→５２→５３→５５が繰返えされる）。
このようにしてデバッグ停止開始点の通過が第４図の５
２で検出されると、デバッグ停止対象アドレス３ａ２で
示される主記憶の内容が読出され、デバッグ停止対象デ
ータ３ａ３と比較される（第４図の５６）。このように
デバッグ停止対象データ３ａ３が一致すると、通信制御
部１ｄに対しシステム内の全プロセツサヘデバツク停止
の指示を行うように要求し（第４図の５７）、自プロセ
ッサをデバッグ停止状態とし、デバッグ停止状態に入つ
たことを記録する（第４図の５８）。またデバッグ停止
対象データ３ａ３が不一致の場合には、一命令実行終了
ごとに前記デバッグ停止対象データ３ａ３が一致するま
て繰返えされる（第３図および第４図の４１→４２→４
３→４５→５１→５２→５６→５５）。このようにして
デバッグ制御部１ｃからデバッグ停止の指示をうけた通
信制御部１ｄは、受信側のプロセッサ２に対しデバッグ
停止の通信を行う。この受信側のプロセッサ２では、通
信制御部２ｄで受信を行い、通信の内容がデバッグ停市
の指示であることを判定し、他のプロセッサからのデバ
ッグ停止の指示であることを表示する。この表示は、一
命令が終了したとき命令間事象制御部２ｂで判定され（
第３図の４４）、デバッグ停止制御部２ｃに対しデバッ
グ停止が指示される（第３図の４６）。このデバッグ停
止制御部２ｃは、第４図の５９により指示を受けて自プ
ロセッサを停止とし、デバッグ停止状態に入つたことを
記録する。以上説明した動作より多重プロセッサシステ
ム内の全プロセッサ（本実施例では２台のプロセッサ２
，３）がデバッグ停止状態となる。次にデバッグ停止状
態となつているシステムで、命令の実行を開始させる動
作について説明する。システム内のあるプロセッサ（た
とえばプロセッサ１）の保守パネル上のスイッチにより
、命令実行の開始を指示されると、保守パネル制御部１
ｅは、デバッグ停止制御部１ｃに対し命令実行の開始を
指示する。このデバッグ停止制御部１ｃでは、命令実行
の開始指示（第４図の６１）が、デバッグ停止状態でな
されたことを判定し（第４図の６２）、他のプロセッサ
に命令実行の開始動作を指示する。この指示で、通信制
御部１ｄを起動し（第４図の６３）、自プロセッサで命
令実行を開始するので、デバッグ停止の起動、デバッグ
開始点通過ずみおよびデバッグ停止状態を元に戻して（
第４図の６４）、命令間事象制御部１ｂへ指示し（第４
図の６５）、命令実行の開始となる。通信をうけたプロ
セッサ２の通信制御部２ｄは、デバッグ停止制御部２ｃ
に命令実行の開始指示を行い、デバッグ停止制御部２ｃ
では命令実行の開始指示（第４図の６６）をうける。こ
の指示により、デバッグ停止中になされたことをチェッ
クし（第４図の６７）、デバッグ停止起動、デバッグ開
始点通過ずみおよびデバッグ停止状態を元に戻して、命
令間事象制御部２ｂへ指示し（第４図の６５）、命令の
実行開始となる。以上説明した動作によりシステム内の
全プロセッサの命令実行が開始される。したがつて、本
発明に係る多重プロセッサによれば、デバッグ停止にす
る場合にデバッグ停止条件を検出したプロセッサが、自
プロセッサをデバッグ停止にするだけでなく、システム
内の他の全プロセッサに対して、デバッグ停止の指示を
行いシステム内の全プロセッサをデバッグ停止とするこ
とにより、デバッグ停止の条件が検出されたときのシス
テムの状態を正確にデバッグのデータとして利用できる
。

また、デバッグ停止状態にあるシステムで、命令実行を
開始させる場合、いずれか１つのプロセッサにおいて、
命令実行の開始を指示することにより、システム内のデ
バッグ停止状態にある全プロセッサに命令実行の開始を
行わせることができる。本発明は以上説明したようなプ
ロセッサで多重プロセッサシステムを構成することによ
り、デバッグ停止時に時間的なすベリない正確なデータ
が収集でき、また命令実行の開始も１プロセッサの保守
パネルからシステム全体の命令実行の開始ができるなど
の効果を有する。

゛図面の簡単な説明図面は本発明に係る多重プロセッサの一実施例を示し、
第１図は多重プロセッサシステムにおけるデバッグ停止
の機能を有するシステム構成図、第２図は第１図におけ
るデバッグ制御テーブルの７内容を示す説明図、第３図
は第１図に示したプロセッサの命令間事象制御部のデバ
ッグ停止に関する動作を示すフローチャート、第４図は
第１図に示したプロセッサのデバッグ停止制御部の動作
を示すフローチャートである。

１１，２・・・プロセッサ、１ａ，２ａ・・・命令実行
部、１ｂ，２ｂ・・・命令間事象制御部、１ｃ，２ｃ・
・・デバッグ停止制御部、１ｄ，２ｄ・・・通信制御部
、１ｅ，２ｅ・・・保守パネル制御部、３・・・主記憶
装置、３ａ・・・デバッグ制御テーブル、３ａ１・・・
デバ５ツク停止開始点アドレス、３ａ２・・・デバッグ
停止対象アドレス、３ａ３・・・デバッグ停止対象デー
タ。

Claims

【特許請求の範囲】１複数台のプロセッサからなる多重プロセッサシステ
ムにおいて、デバック停止にする条件を設定する手段と
、このデバック停止にする条件が成立したことを検出す
る手段と、この検出する手段の出力に応じて自プロセッ
サおよび前記多重プロセッサシステム内の他のプロセッ
サに前記デバック停止を指示する手段を備えていること
を特徴とする多重プロセッサ。２複数台のプロセッサからなる多重プロセッサシステ
ムにおいて、デバック停止にする条件を設定する手段と
、このデバック停止にする条件が成立したことを検出す
る手段とこの検出する手段の出力に応じて自プロセッサ
および前記多重プロセッサシステム内の他のプロセッサ
に前記デバック停止を指示する手段と、命令実行の開始
を指示する手段と、この指示がデバック停止状態でなさ
れたことを検出する手段と、この検出する手段の出力に
応じて自プロセッサおよび前記多重プロセッサシステム
内の他プロセッサに対し命令実行の開始動作を起動する
手段とを備えている多重プロセッサ。