JPS61193190A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は表示制御装置に関するもので、％に映像データ
の記憶部への書込み回路に関するものである。

従来の技術 従来、この種の表示制御装置は第４図に示すように、中
央処理装置（ＣＰＵ）ＩＫそれぞれ接続するデータレジ
スタ３と、アドレスレジスタ５と、これらの両者に接続
する映像データ記憶部６とからなり、映像データ記憶部
６への書込みは、ＣＰＵ１が映像データの書込み単位毎
に、毎回アドレスおよびデータをアドレスレジスタ５お
よびデータレジスタ３に送り、画面書換えの必要がある
すべての部分についてＣＰＵ　ｌのアクセスが必要であ
った。すなわち画藺書き換えに必要なデータ量を１回の
書換え単位データ量で割った値の回数だけデータの内容
にかかわらずＣＰＵ１のアクセス介入が必要とされた。

そのためにｃｒｕｘは映像データの転送処理に費やされ
、その間他のプログラムの実行が中断されるという欠点
があった。

発明が解決しようとする問題点 本発明の目的は、上記の欠点、すなわちＣＰＵが映像デ
ータの転送処理に費やされる時間が長くなるという問題
点を解決した表示制御装置を提供することにある。

問題点を解決するための手段 本発明は上述の問題点を解決するために％ＣＰＵから送
出されるデータを保持するデータレジスタと、このデー
タレジスタの内容を入力とし表示装置上に表示する映像
データを記憶する映像データ記憶部と、データレジスタ
の内容を映像データ記憶部に書込むアドレスを保持する
アドレスレジスタと、データレジスタの内容を連続して
書込む最後のアドレスを保持するエンドアドレスレジス
タと、エンドアドレスレジスタとアドレスレジスタとの
内容の一致検出を行う比較回路と、比較回路の結果によ
ってリセットされるフリップ７Ｃ１ｙプと、アドレスレ
ジスタに加える値を保持するアドレススペースレジスタ
と、アドレスレジスタとアドレススペースレジスタの内
容を加算する加算回路と、加算回路の出力結果とＣＰＵ
より送られる映像データ記憶部のアドレスとを入力とし
アリツブフロップの内容（よりこれら２つの入力のいず
れかを選択しアドレスレジスタの入力へ送る選択回路と
からなる構成を採用するものである。

作用 本発明は上述のようＫｌｌ成し九ので、画像データ情報
に連続パターンがある場合、この最終アドレス値をエン
ドアドレスレジスタにセットし、アドレススペースレジ
スタに１をセットし、遂次加算回路でアドレスを加算し
、アドレスレジスタの値が最終アドレス忙一致するまで
制御装置内処理を行い、映像データ記憶部に書込み、ま
た交互パ・ターンの場合、同様にエンドアドレスレジス
タに最終アドレスをセットし、アドレススペースレジス
タに２ｔ−セットして同様に加算を行い、制御装置内処
理を行って映像データ記憶部に書込むようにするため、
その間ＣＰＵへ負担をかけることがない。

実施例 次に本発明の実施例について図面を参照して説明する。

本発明の一実施例をブロック図で示す第１図を参照する
と、本発明の表示装置は、ＣＰＵＩに接続するデータレ
ジスタ３と、エンドアドレスレジスタ７と、アドレスス
ペースレジスタ１０と、選択回路１３を介して接続する
アドレスレジスタ５と、アドレスレジスタ５とエンドア
ドレスレジスタ７の出力を比較するアドレス比較回路８
と、この比較回路８の比較結果が一致し、ＣＰＵＩから
の信号１６によりてセットされるフリップ７０ツブ９と
、アドレスレジスタ５とアドレススペースレジスタ１０
の出力を加算する加算回路１１と、加算回路１１の出力
１７とアドレスバス４とを７リツプフロツプ９の出力で
選択してアドレスレジスタ５へ入力させる選択回路１３
と、アドレスレジスタ５の出力と映像データ読み出しア
ドレス発生回路１２の出力とを選択する選択回路１９と
、データレジスタ３の出力と選択回路１９の出力とを入
力する映像データ記憶部６とからなっている・次に、Ｃ
Ｂ、Ｔの画面に映し出したい情報の一例として第２図を
参照すると、この場合、従来は各　。

データ毎にＣＰＵからのアクセスが必要で、この図の場
合３５回のＣＰＵのアクセスが必要となる。

この図において、データ５及び８は同じ値が連続して表
示慣れている。本発明によると、データ１〜４．６，７
，９，１０の書込みに関しては従来通シＣＰＵからのア
クセスが必要であるが、データ５゜８は連続しているた
め、従来は各々１３．１４回のＣＰＵからのアクセスを
必要としたものが、各々１回のアクセスで済むことにな
！り、ＣＰＵＫ負担をかけることなく、高速に映像デー
タ記憶部へ格納される。

次に第３図を参照すると、同一データの連続ではなく、
データ５，６及びデータ８，９の交互パターンとなって
いる。このような場合には、データ５のパターンをアド
レススペースレジスタ１Ｇに２を設定し、１つおきにデ
ータ５を映像データ記憶部６へ書込み、次にアドレスを
セットし直してデータ６を同じように１つおきに映像デ
ータ記憶部へ書くことＫより、ＣＰＵからのアクセスを
減らすことができる。第３図の場合のデータ８゜９の交
互パターンも同様の書込み方法を実施する。

従ってＣＰＵＩはこの間映倫データ書込み以外の処理を
実行することが可能となり、全体の処理効率を上げるこ
とができ、特に第２図、第３図のような規則性のある映
倫データの書込みに関しては、多大な効果が期待できる
。

次に第１図に示す具体的ハードウェアを参照して説明す
る。従来の動作はＣＰＵＩからデータバス２を介して映
像データを送り、データレジスタ３へ格納される。また
映像データのアドレスはアドレスバス４を経てアドレス
レジスタ５ヘセツトされる。その後映像データ記憶部６
へ送られて書込み動作が完了する。この従来方法による
と、第２図のＣＰＵアクセス回数は３５回となる。第２
図の映像データを映像データ記憶部６へ格納する場合、
本発明においては、データ１〜４，６，７゜９．１０は
従来と同じであるが、データ５の場合、データレジスタ
３にはデータ５の値がセットされ、またデータ５のアド
レス値としてアドレスレジスタ５へ５番目の５の値がセ
ットされる。またデー続 り５は５番目から１７７番目で連像しているので、その
最終アドレス値１７がエンドアドレスレジスタ７へセッ
ト信号１４によりセットされる。更にＣＰＵＩによりア
ドレス間隔として１なる値が、アドレススペースレジス
タ１０へ信号１５を通してセットされる。この状態によ
りデータレジスタ３及びアドレスレジスタ５によ゛シ映
偉データ記憶部６へ書込まれると同時に、アドレスレジ
スタ５とエンドアドレスレジスタ７の内容の一致検出が
比較回路８で行われ、一致した場合７リツプフロツプ９
がリセットされる。もし一致しなければ、フリップフロ
ップ９はリセットされない。このフリップ７０ツブ９が
リセットされると、連続パターン書込みは終了と看做さ
れ、ＣＰＵＩへ信号１５を通して通知され、アドレスの
選択回路１３の切替もアドレスバス４を選択するように
駆動される。

また連続モードにする時は、ＣＰＵＩより信号１６を通
してフリップフロップ９をセットすることにより開始さ
れる。すなわち通常ＣＰＵアクセスが必要な場合は、本
７リツプフロツプ９はリセットしており、連続アクセス
モード時にセット信号１６により７リツプ７０ツブ９は
セットされる。

更に連続アクセスモード時は、アドレスレジスタ５の内
容とアドレス間隔として１なる値がセットされたアドレ
ススペースレジスタ１０の内容が加算器１１において加
算され、その結果１７が選択回路１３へ送られる。いま
連続アクセスモード時であるので、選択回路１３は信号
１５により加算結果信号１７を選択し、アドレスレジス
タ５へ送られ、アドレス更新が映像データ３を映像デー
タ記憶部６へ書込む度に行われる。このようにアドレス
更新、終了検出を映像データ書込み側で行うととくより
、ＣＰＵへの負担をなくし、高速書込みが実現できる。

。 以上第２図の場合にりいて説明したが、第３図における
交互パターン時には、アドレススペースレジスタ１０に
２の値をセットすることくより可能となる。また映像デ
ータ読出しアドレス発生回路１２は、ＣＲ，Ｔモニタ１
８へ映し出す時に読出しアドレスを送出し、セレクタ１
９を通して映像データ記憶部６の内容をＣＲＴ１８へ送
るためのものである。

発明の詳細 な説明したように、本発明によれば、連続パターンの範
囲及びアドレス間隔をセットすることにより、規則性の
ある連続パターンの映像データ記憶部への書込みが高速
に、かつＣＰＵの介在なしで実現でき、システムとして
の処理効率が向上するという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す具体的ノ）−ドウエア
のブロック図、第２図、第３図は映像データの配置を示
すＣＲＴ画面の図、第４図は従来例のハードウェアのブ
ロック図である。

Claims (1)

【特許請求の範囲】
1. 中央処理装置（以下ＣＰＵという）とＣＲＴ表示装置と
   の間に接続され、前記ＣＰＵより送出されるデータを保
   持するデータレジスタと、このデータレジスタの内容を
   入力とし前記表示装置上に表示する映像データを格納す
   る映像データ記憶部と、前記ＣＰＵに接続され前記デー
   タレジスタの内容を前記映像データ記憶部へ書込むアド
   レスを保持するアドレスレジスタとからなる表示制御装
   置において、前記ＣＰＵに接続され前記データレジスタ
   の内容を連続して書込む最後のアドレスを保持するエン
   ドアドレスレジスタと、このエンドアドレスレジスタの
   内容と前記アドレスレジスタの内容との一致検出を行う
   比較回路と、通常リセットされていて連続パターン書込
   み開始時にセットされ、前記比較回路の比較結果により
   リセットされるフリップフロップと、前記ＣＰＵに接続
   され、前記アドレスレジスタに加える値を保持するアド
   レススペースレジスタと、前記アドレスレジスタと前記
   アドレススペースレジスタの内容を加算する加算回路と
   、この加算回路の加算結果とＣＰＵより送出される映像
   データ記憶部のアドレスを入力とし前記フリップフロッ
   プの内容により前記入力のいずれかを選択し前記アドレ
   スレジスタの入力へ送る選択回路とより構成されること
   を特徴とする表示制御装置。