JPS6045461B2 - アナログ信号演算装置 - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロコンピュータ等のプロセッサを用いた
演算装置に関するものである。

最近のディジタル回路技術の進歩によつて、マイクロコ
ンピユー等のプロセッサが小形化され、かつ安価に入手
できるようになり、これに伴つてマイクロコンピュータ
等をアナログ演算装置に導入しようとする試みがなされ
ている。

この場合、第１図に示すようなプロセッサ２の入力側に
アナログ信号をディジタル信号に変換するためのアナロ
グディジタル変換器１を、また、出力側にディジタル信
号をアナログ信号に変換するためのデイヨジタルアナロ
グ変換器３をそれぞれ設ける必要がある。しカルながら
Ａ／Ｄ変換器やＤ／Ａ変換器はいずれも回路構成が複雑
で、かつ価格も高価であるために、プロセッサ２だけが
安価となつても、全体装置の価格低減にはつながらない
。ここにおいて、本発明は、プロセッサの入力側にＡ／
Ｄ変換器を必要とせず、また出力側にＤ／Ａ変換器を必
要とせず。したがつて全体構成が簡単でかつ安価なこの
種の装置を実現しようとするものである。第２図は本発
明の一実施例を示す構成ブロック図である。

図において、１１は入力アナログ信号ｅ１が印加される
入力端子、２０は入力アナログ信号ｅ１を一方の入力と
する比較器、２は比較器２０からの信号を入力とするプ
ロセッサで、例えばマイクロコンピュータが使用される
。Ｅ，は基準電圧源を総括的に示したもの、Ｓｌ，Ｓ２
はスイッチでいずれもプロセッサ２からのパルス幅信号
によつて駆動される。なお、基準電圧源Ｅ，、スイッチ
Ｓｌ，Ｓ２はプロセッサ２の内部機能によつて得るよう
にすれば、これらを省略することは可能である。３１，
３２はパルス幅信号をアナログ信号に変換する手段で、
ここではいずれも抵抗Ｒｌ，Ｒ２とコンデンサＣｌ，Ｃ
２とで構成されるフィルタ回路を用いたものである。

フィルタ回路３１の、入力端は、スイッチＳ１を介して
基準電圧源Ｅｓに接続され、出力端は比較器２０の他方
の入力端に葬続されている。また、フィルタ回路３２の
入力端はスイッチＳ２を介して基準電圧源Ｅ，に接続さ
れ、出力端は出力端子４１に接続されている。このよう
に構成した装置の動作を入力アナログ信号Ｅ，をディジ
タル信号に変換する場合と、演算した結果をアナログ信
号に変換する場合とに分けて次に説明する。〔アナログ
ディジタル変換動作〕 この動作状態においては、プロセッサ２は比較器２０、
スイッチＳ１、フィルタ回路３１を含むル．ープで入力
アナログ信号Ｅ，をこれに対応するパルス幅信号に変換
するパルス幅信号変換器を構成し、比較器２０の両信号
電圧ｅ１とＥ，とが等しくなるように第３図に示すよう
なデユテイレシオｔ／Ｔのパルス幅信号をスイッチＳ１
に出力する。

：スイツチＳ１がこのパルス幅信号によつてオン、オフ
すると、フィルタ回路３１へ供給される基準電圧Ｅｓが
ｔ／Ｔでオン、オフされ、フィルタ回路３１の出力端か
ら（１）式で表わされるような電圧Ｅ，が得られ、この
値は比較器２０の利得が充分大イきいとすれば入力アナ
ログ信号Ｅ，に等しくなる。 したがつて、基準電源Ｅ
Ｓｌ周期Ｔを一定とすれば、プロセッサ２から出力され
るパルス幅信号のパルス幅ｔは入力アナログ信号Ｅｉに
対応したものとなり、プロセッサ２内のレジスタ手段に
ｅ１こ対応するディジタル信号が得られる。

前記したＡ／Ｄ変換動作において、プロセッサ２のパ
ルス幅信号発生の動作は、プロセッサ２の例えばプログ
ラムメモリに与えられているプログラムに従つて比較器
２０の出力信号を鑑視しながフら行なわれる。

第４図はプロセッサ２のパルス幅信号発生の動作を分
かり易くするためにハードロジックで等価させたブロッ
ク図の一例である。

このブロック図において、比較器２０の出力信号は、ゲ
ート回路７Ｇ１，Ｇ２に印加さており、これが例えば゜
“１゛であればゲート回路Ｇ１が開き、“゜０゛であれ
ばゲート回路Ｇ２が開く。これによつてアップダウンカ
ウンタＣＯＵは、比較器２０の出力信号が゜゜１゛であ
ればクロックパルスＣＰをカウントアップｂし、゜“０
゛であればカウントダウンするる。したがつて、このア
ップダウンカウンタＣＯＵには最終的に入力アナログ信
号Ｅ，に対応した計数値ＲＥｌョとなる。カウンタＣＯ
ＴはクロックパルスＣＰを計数しており、その計数値Ｒ
Ａョはこのカウンタの最大計数値まで次第に増大するこ
とを繰返す第５図イのＡのような信号となる。ディジタ
ルコンパレータＣＯＭはアップダウンカウンタＣＯＵの
計数値ＥＩとカウンタＣＯＴの計数値Ａとを比較し、第
５図口に示すようにＡ＜ＥＩである期間ｔは“１゛を、
Ａ≧ＥＩである期間Ｔ−ｔは“゜０゛を出力する。した
がつて、ディジタルコンパレータＣＯＭの出力端子ＴＯ
から入力アナログ信号巳とカウンタＣＯＴの最大計数値
で決まるデユテイレシオのパルス幅信号を得ることがで
きる。また、アップダウンカウンタＣＯＵには入力アナ
ログ信号Ｅ，に対応するディジタル信号が得られる。
プロセッサ２は、以上に説明したＡ／Ｄ変換動作を例え
ばソフトウェアによつて実現している。

ｒ このようにして得られたディジタル信号は、プ
ロセッサ２内において、所望の演算を行なうために利用
される。〔ディジタルアナログ変換動作〕 この動作状態においては、プロセッサ２から演算結果
がパルス幅信号の形式で、スイッチＳ２に出力される。

スイッチＳ２がディジタル信号に対応したパルス幅信号
によつて、オン、オフすると、フィルタ回路３２へ供給
される基準電圧Ｅｓがオン、オフされ、フィルタ回路３
２の出力力端子４１にディジタル信号に対応するアナロ
グ電圧ＥＯを得ることができる。なお、プロセッサ２内
において、ディジタル演算結果をパルス幅信号としてス
イッチＳ２に出力する動作は、例えばソフトウェアによ
つて実現され・る。

本発明に係る装置は、プロセッサ２の入出力側にＡ／Ｄ
変換器、Ｄ／Ａ変換器を必要としないので、全体構成が
簡単で安価にできる。

また、プロセッサ２との結合も一つの、入出力信号に対
して数個のＩ／０ボートを占めるだけでよいので、プロ
セッサ２において、限られた数のＩ／０ボートを有効に
利用てきる。第６図〜第８図は本発明の他の実施例を示
す構成ブロック図である。

第６図の実施例においては、プロセッサ２の出力側に設
けるフィルタ回路を一個とし、これを時分割で使用する
ようにしたもので、フィルタ回路３０の出力端は比較器
２０の他方の入力端に接続されるとともに、サンプルホ
ールド回■βＨの入力端に接続されている。

また、フィルタ回路の入力端には、プロセッサ２からの
パルス幅信号が印加されている。なお、サンプルホール
ド回路ＳＨはここでは、プロセッサ２からの信号によつ
て駆動されるサンプルスイッチＳ１コンデンサＣおよび
増幅器Ａて構成されている。この実施例によれば、プロ
セッサ２はフィルタ回路３０、比較器２０を含むループ
によつてＡ／Ｄ変換を実行し（この状態ではスイッチＳ
はオフ）、フィルタ回路、サンプルホールド回路ＳＨを
含む系統によつてＤ／Ａ変換を実行する（この状態では
プロセッサ２は比較器の出力を読み込まない）。

第７図の実施例においては、比較器２０の出力信号をア
イソレータ手段１Ｓ１を介してプロセッサ２に印加し、
プロセッサ２からのパルス幅信号をアイソレータ手段１
Ｓ２，ＩＳ３を介してフィルタ回路３１，３２に、それ
ぞれ結合させたものである。

なお、ここではアイソレータ手段としていずれもホトダ
イオードとホトトランジスタを用いたものについて例示
したが、トランス等の手段でもよい。本発明に係る装置
は、比較器２０からプロセッサ２に印加される信号は“
゜１゛又ぱ゜０゛の２値信号であり、また、プロセッサ
２からフィルタ回路へ出力される信号も゜“１゛又は“
０゛の２値信号で構成されるパルス幅信号であるから、
この実施例に示すように入出力間を容易に信号絶縁でき
るという実用的効果がある。

第８図の実施例は、第６図実施例装置において、フィル
タ回路３０として積分器１ＮＴとこの積分器の出力をサ
ンプルホールドする回路ＳＨ２およびこのサンプルホー
ルド回路ＳＨ２の出力を積分器ＩＮＴの入力側に帰還す
る帰還回路Ｒ，とで構成される区間平均回路を用いたも
のである。

このような構成の区間平均回路を用いると、第６図実施
例のものに比べて短い時間でパルス幅信号に対応するア
ナログ信号をフィルタ回路３０の出力端から得ることが
できる。なお、上記の各実施例では、一つのアナログ信
号を入力とし、一つのアナログ信号を出力する場合につ
いて示したが、複数個のアナログ信号を入出力する場合
にも同様に適用できる。

以上説明したように、本発明によれば全体構成が簡単で
、且つプロセッサの限られた数のＩ／０ボートを有効に
利用できるアナログ信号演算装置が実現できる。

また、必要に応じて信号の絶縁がノ容易に行えるこの種
の装置が実現できる。

【図面の簡単な説明】

第１図は従来のプロセッサを用いたアナログ演算装置の
構成ブロック図、第２図は本発明の一実施例を示す構成
ブロック図、第３図は第２図にお５いてプロセッサから
出力されるパルス幅信号の波形を示した波形図、第４図
は第２図においてプロセッサ２のパルス幅信号発生の動
作をハードロジックで等価させたブロック図、第５図は
第４図ブロック図の動作説明図、第６図〜第８図は本発
明Ｏの他の実施例を示す構成ブロック図である。 ２０・・・比較器、２・・・プロセッサ、３１，３２・
・・フィルタ回路、ＳＨ・・・サンプルホールド回路、
ＩＳｌ〜ＩＳ３・・・アイソレータ手段。

Claims (1)

1. 【特許請求の範囲】 １ 入力アナログ信号を一方の入力とする比較器、この
   比較器からの信号を入力とするプロセッサ、このプロセ
   ッサから出力されるパルス幅信号に対応したアナログ信
   号を得るとともにこのアナログ信号を前記比較器の他方
   の入力端に与えるフィルタ手段を具備し、前記プロセッ
   サは前記フィルタ手段および前記比較器を含むループを
   構成することによつて前記入力アナログ信号に対応する
   ディジタル信号を得、プロセッサで演算した結果を前記
   フィルタ手段またはこれとは別のフィルタ手段を介して
   アナログ信号で得られるようにしたアナログ信号演算装
   置。 ２ プロセッサから出力されるパルス幅信号によつて駆
   動されるスイッチを設け、このスイッチを介して得られ
   る基準電圧のオン、オフ信号をフィルタ手段の入力側に
   与え出力側から前記パルス幅信号に対応したアナログ信
   号を得るようにした特許請求の範囲第１項記載のアナロ
   グ信号演算装置。 ３ プロセッサで演算した結果をフィルタ手段およびサ
   ンプルホールド回路を介して得るようにした特許請求の
   範囲第１項記載のアナログ信号演算装置。 ４ 比較器の出力側およびフィルタ手段の入力側にアイ
   ソレータ手段を挿入した特許請求の範囲第１項記載のア
   ナログ信号演算装置。 ５ フィルタ手段として積分器とこの積分器の出力をサ
   ンプルホールドする回路とこのサンプルホールド回路の
   出力を前記積分器の入力側に帰還する帰還回路とで構成
   される区間平均回路を用いた特許請求の範囲第１項記載
   のアナログ信号演算装置。