JPS6045503B2 - 連想メモリ装置 - Google Patents
連想メモリ装置Info
- Publication number
- JPS6045503B2 JPS6045503B2 JP12780479A JP12780479A JPS6045503B2 JP S6045503 B2 JPS6045503 B2 JP S6045503B2 JP 12780479 A JP12780479 A JP 12780479A JP 12780479 A JP12780479 A JP 12780479A JP S6045503 B2 JPS6045503 B2 JP S6045503B2
- Authority
- JP
- Japan
- Prior art keywords
- search
- hamming distance
- associative memory
- word
- search result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Image Input (AREA)
Description
【発明の詳細な説明】
本発明は、パターン認識処理に適した連想機能を有する
連想メモリ装置に関するものである。
連想メモリ装置に関するものである。
従来、パターン認識処理に適したハミング距離による曖
昧さをもつ連想機能を有する連想メモリー重上汀”Ｊ−
ｌ巳慧ｎｔ、ユフ 、Ｌ、ｌ、♂；丁６rヨ黷O、ｚ 、
ノれ゛ｇＥ幽仕メー大きくするためには連想メモリ装置
を構成する単位セルに付加する論理機能を増加して行か
なければならなかつた。今、単位セルあたりｘゲート増
加するとすると、容量Ｃビットの連想メモリ全体として
は、ｘ−Ｃ個のゲートが増加することになる。このよう
に、従来のこの種の連想メモリ装置では、識別できるハ
ミング距離を大きくすると、必要なハード量が飛躍的に
増加し、このため、識別できるハミング距離、メモリ容
量が制限されるという欠点があつた。本発明は、連想メ
モリセルの論理機能を増加させることなく、任意のハミ
ング距離による曖昧さを有した連想機能を付与すること
を特徴とし、その目的は、高速なパターン認識処理を用
いうる連想メモリ装置を少ないハード量で実現すること
にある。
昧さをもつ連想機能を有する連想メモリー重上汀”Ｊ−
ｌ巳慧ｎｔ、ユフ 、Ｌ、ｌ、♂；丁６rヨ黷O、ｚ 、
ノれ゛ｇＥ幽仕メー大きくするためには連想メモリ装置
を構成する単位セルに付加する論理機能を増加して行か
なければならなかつた。今、単位セルあたりｘゲート増
加するとすると、容量Ｃビットの連想メモリ全体として
は、ｘ−Ｃ個のゲートが増加することになる。このよう
に、従来のこの種の連想メモリ装置では、識別できるハ
ミング距離を大きくすると、必要なハード量が飛躍的に
増加し、このため、識別できるハミング距離、メモリ容
量が制限されるという欠点があつた。本発明は、連想メ
モリセルの論理機能を増加させることなく、任意のハミ
ング距離による曖昧さを有した連想機能を付与すること
を特徴とし、その目的は、高速なパターン認識処理を用
いうる連想メモリ装置を少ないハード量で実現すること
にある。
以下実施例について詳細に説明する。図は、本発明の実
施例でのブロック線図であつてマスク機能とともに検索
データと任意のハミング距離にある記憶データを選択し
、出力する機能フを有した４ワード×４ビット構成の連
想メモリ装置についてのものである。なお以下の説明は
、任意のワード×ビット構成の場合も同様に適用するこ
とができる。同図において、Ｑｉｊ（１≦ｉＮｊ≦４）
は、ｉワードのｊビット目の単位セルであ５り、検索結
果出力信号として検索データと記憶データとのハミング
距離が０であるか１であるかを識別できる信号を出力す
る為の論理演算機能を分散的に有しているものであり、
例えば特願昭５４−９５２９８号（特開昭５６−１９１
８鏝公報）により提案した構成を採用することができる
。又Ｓ，（１≦ｊ≦４）は、各ワードのｊビット目に対
する検索データ、Ｍｉ（１≦ｊ≦４）は、各ワードのｊ
ビット目に対するマスクデータ、Ｑ，（１≦ｉ≦４）は
、セルアレイのｉワード目に対応する検索結果出力信号
、Ｒｉ（１≦ｉ≦４）は、各ワードに対応した検索結果
出力信号０，から、ハミング距離がＯあるいは、１のワ
ードに対してのみ、選択信号ｈを作成する検索結果処理
回路、Ｇ，（１≦１≦４）は選択信号りと選択信号レジ
スタＩＲＩの記憶データ１１）ｉ（５論理積をとる機能
を有した回路である。以下において、マスクデータＭ，
（１≦ｊ≦４）は、論理“１゛なるビットで検索動作が
行行なわれ、論理゛０゛なるビットは検索動作に関与し
ないとして説明を進めるが、これと逆の場合も全く同様
に説明することができる。又マスクデータＭ，によるマ
スク機能回路は、単位セルＱ，ｊに分散配置するか、或
は単位セルＱｉＪをアレイ状に配置した連想メモリセル
アレイの外部に設けることができる。例として、１ワー
ドを構成している４ビットを−ブロックＢＬ（Ｑｌｌ９
Ｑｉ２）とブロックＢ２（Ｑｉ３９Ｑ，４）（１≦ｉ≦
４）の２つのブロックに分け、ブロック２，Ｂ２内では
検索データとハミング距離が１で、Ｑ，ｌ〜Ｑｉ４の４
ビットでみれば、ハミング距離が２にある記憶データを
選択し、出力する５動作例について説明する。
施例でのブロック線図であつてマスク機能とともに検索
データと任意のハミング距離にある記憶データを選択し
、出力する機能フを有した４ワード×４ビット構成の連
想メモリ装置についてのものである。なお以下の説明は
、任意のワード×ビット構成の場合も同様に適用するこ
とができる。同図において、Ｑｉｊ（１≦ｉＮｊ≦４）
は、ｉワードのｊビット目の単位セルであ５り、検索結
果出力信号として検索データと記憶データとのハミング
距離が０であるか１であるかを識別できる信号を出力す
る為の論理演算機能を分散的に有しているものであり、
例えば特願昭５４−９５２９８号（特開昭５６−１９１
８鏝公報）により提案した構成を採用することができる
。又Ｓ，（１≦ｊ≦４）は、各ワードのｊビット目に対
する検索データ、Ｍｉ（１≦ｊ≦４）は、各ワードのｊ
ビット目に対するマスクデータ、Ｑ，（１≦ｉ≦４）は
、セルアレイのｉワード目に対応する検索結果出力信号
、Ｒｉ（１≦ｉ≦４）は、各ワードに対応した検索結果
出力信号０，から、ハミング距離がＯあるいは、１のワ
ードに対してのみ、選択信号ｈを作成する検索結果処理
回路、Ｇ，（１≦１≦４）は選択信号りと選択信号レジ
スタＩＲＩの記憶データ１１）ｉ（５論理積をとる機能
を有した回路である。以下において、マスクデータＭ，
（１≦ｊ≦４）は、論理“１゛なるビットで検索動作が
行行なわれ、論理゛０゛なるビットは検索動作に関与し
ないとして説明を進めるが、これと逆の場合も全く同様
に説明することができる。又マスクデータＭ，によるマ
スク機能回路は、単位セルＱ，ｊに分散配置するか、或
は単位セルＱｉＪをアレイ状に配置した連想メモリセル
アレイの外部に設けることができる。例として、１ワー
ドを構成している４ビットを−ブロックＢＬ（Ｑｌｌ９
Ｑｉ２）とブロックＢ２（Ｑｉ３９Ｑ，４）（１≦ｉ≦
４）の２つのブロックに分け、ブロック２，Ｂ２内では
検索データとハミング距離が１で、Ｑ，ｌ〜Ｑｉ４の４
ビットでみれば、ハミング距離が２にある記憶データを
選択し、出力する５動作例について説明する。
なお、この種の連想動作は、パターン認識処理にきわめ
て有効なものである。１選択信号レジスタＩＲ，（１≦
ｉ≦４）に“６ｒ゛書き込み：ＩＤＩ＝１（１≦ｉ≦４
） ，２検索データＳ１〜Ｓ４入力８Ｍ１＝鳩＝
１、Ｍ３＝Ｍ４＝０：プロツク八はマスクされ、検索動
作に関与しない。
て有効なものである。１選択信号レジスタＩＲ，（１≦
ｉ≦４）に“６ｒ゛書き込み：ＩＤＩ＝１（１≦ｉ≦４
） ，２検索データＳ１〜Ｓ４入力８Ｍ１＝鳩＝
１、Ｍ３＝Ｍ４＝０：プロツク八はマスクされ、検索動
作に関与しない。
４検索動作：検索結果出力信号０ｉ（１≦ｉ≦４）が出
力される。
力される。
１５検索結果処理回路Ｒ［（
１≦ｉ≦４）において、ハミング距離が１のワードの選
択信号Ｌを“゜ｒ２にする。ハミング距離が１以外のワ
ードではＬ＝０６論理積をとる機能を有した回路Ｇ，（
１≦１≦４）で選択信号Ｌと記憶データＩＤ，との論理
積をとり、これを選択信号レジスタ！Ｒ，に格納：ＩＤ
，＝１となつているのは、ブロックＢ１内で検索データ
とハミング距離が１のワードである。
１≦ｉ≦４）において、ハミング距離が１のワードの選
択信号Ｌを“゜ｒ２にする。ハミング距離が１以外のワ
ードではＬ＝０６論理積をとる機能を有した回路Ｇ，（
１≦１≦４）で選択信号Ｌと記憶データＩＤ，との論理
積をとり、これを選択信号レジスタ！Ｒ，に格納：ＩＤ
，＝１となつているのは、ブロックＢ１内で検索データ
とハミング距離が１のワードである。
７Ｍ１＝鳩＝０．．Ｍ３＝Ｍ４＝１：プロツク八はマス
クされ、検索動作に関与しない。
クされ、検索動作に関与しない。
８上記４と動作を行なう。
ノ９上記５と同じ動作を行なう。
＠ 上記６と同じ動作を行なう。
：ＩＤ，＝１となつているのは、ブロックＢ１内で検索
データとハミング距離が１以内で、かつプロツク八内で
もハミング距離が１のワードである。９ＩＤ，＝１なる
ワードを出力することにより所望の連想動作が終了する
。
データとハミング距離が１以内で、かつプロツク八内で
もハミング距離が１のワードである。９ＩＤ，＝１なる
ワードを出力することにより所望の連想動作が終了する
。
こでは、例として、１ワードを構成している４ビットを
隣り合う２ビットで構成された２つのブロックに分け、
ブロック内では検索データとハミング距離が１で、４ビ
ットでみれば、ハミング距離が２である記憶データを選
択し、出力する動作を示した。
隣り合う２ビットで構成された２つのブロックに分け、
ブロック内では検索データとハミング距離が１で、４ビ
ットでみれば、ハミング距離が２である記憶データを選
択し、出力する動作を示した。
この動作例から、１ブロックに属するビットとビット数
及びブロック内での検索データと記憶データとの関係を
変更することにより、検索データと任意のハミング距離
にあるワード選択できることがわかる。以上説明したよ
うに、従来のハミング距離による曖昧さをもつ連想機能
を有した連想メモリでは識別できるハミング距離を大き
くするためには連想メモリセルの論理機能を増して行か
なければならなかつたが、本発明では、識別できるハミ
ング距離が１であるところのもつとも単純なハミング距
離による曖昧さをもつ連想機能を有した連想メモリセル
アレイを用いて、このセルアレイからの検索結果出力の
処理回路に簡単な論理機能を付加することによつて、任
意のハミング距離を識別することができる連想メモリを
構成することができたため、以下に示す利点が生ずる。
及びブロック内での検索データと記憶データとの関係を
変更することにより、検索データと任意のハミング距離
にあるワード選択できることがわかる。以上説明したよ
うに、従来のハミング距離による曖昧さをもつ連想機能
を有した連想メモリでは識別できるハミング距離を大き
くするためには連想メモリセルの論理機能を増して行か
なければならなかつたが、本発明では、識別できるハミ
ング距離が１であるところのもつとも単純なハミング距
離による曖昧さをもつ連想機能を有した連想メモリセル
アレイを用いて、このセルアレイからの検索結果出力の
処理回路に簡単な論理機能を付加することによつて、任
意のハミング距離を識別することができる連想メモリを
構成することができたため、以下に示す利点が生ずる。
（１）識別できるハミング距離を大きくしても、連想メ
モリセルの論理が複雑化しないため設計が容易である。
モリセルの論理が複雑化しないため設計が容易である。
（２）識別できるハミング距離を大きくしても、連想メ
モリセルの金物量が増加することはなく、容量の大きな
任意のハミング距離を識別する連想メモリを構成するこ
とがきる。（３）必要とする周辺回路の論理機能は簡単
なものであり容易に設計できる。
モリセルの金物量が増加することはなく、容量の大きな
任意のハミング距離を識別する連想メモリを構成するこ
とがきる。（３）必要とする周辺回路の論理機能は簡単
なものであり容易に設計できる。
図は本発明の実施例のブロック線図である。
Claims (1)
- １ 単位セルをアレイ状に配置したメモリセルアレイと
、前記単位セル内に分散的に又は前記連想メモリセルア
レイの外部に設けられた検索データの全ビット或は一部
のビットによる検索動作を可能とするマスク機能回路と
、前記連想メモリセルアレイの各ワードに対応した検索
結果出力信号から各ワードに対応した選択信号を作成す
る検索結果処理回路と、該検索結果処理回路からの選択
信号を記憶内容との論理積を再び記憶する機能を有する
選択信号レジスタとを備え、前記連想メモリセルアレイ
は、検索データと記憶データとのハミング距離を識別で
きる検索結果出力信号を出力する構成を有し、前記検索
結果処理回路は、前記検索データと所望のハミング距離
にある記憶データが格納されているワードに対する選択
信号を出力する構成を有し、検索データと任意のハミン
グ距離にある記憶データを選択出力するようにしたこと
を特徴とする連想メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12780479A JPS6045503B2 (ja) | 1979-10-03 | 1979-10-03 | 連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12780479A JPS6045503B2 (ja) | 1979-10-03 | 1979-10-03 | 連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5651092A JPS5651092A (en) | 1981-05-08 |
| JPS6045503B2 true JPS6045503B2 (ja) | 1985-10-09 |
Family
ID=14969081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12780479A Expired JPS6045503B2 (ja) | 1979-10-03 | 1979-10-03 | 連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045503B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03219705A (ja) * | 1989-11-15 | 1991-09-27 | Matsushita Electric Works Ltd | トップローディングアンテナ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943252A (en) * | 1997-09-04 | 1999-08-24 | Northern Telecom Limited | Content addressable memory |
-
1979
- 1979-10-03 JP JP12780479A patent/JPS6045503B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03219705A (ja) * | 1989-11-15 | 1991-09-27 | Matsushita Electric Works Ltd | トップローディングアンテナ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5651092A (en) | 1981-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0263924B1 (en) | On-chip bit reordering structure | |
| US6396732B1 (en) | Semiconductor memory apparatus, semiconductor apparatus, data processing apparatus and computer system | |
| Slotnick | Logic per track devices | |
| US20210065778A1 (en) | Comparison operations in memory | |
| US8908465B2 (en) | Using storage cells to perform computation | |
| US4622653A (en) | Block associative memory | |
| US3402398A (en) | Plural content addressed memories with a common sensing circuit | |
| US5269010A (en) | Memory control for use in a memory system incorporating a plurality of memory banks | |
| JPS60136097A (ja) | 連想メモリ装置 | |
| JPH0271497A (ja) | 内容でアドレス指定可能なメモリ・システム | |
| US4831586A (en) | Content-addressed memory | |
| US6892273B1 (en) | Method and apparatus for storing mask values in a content addressable memory (CAM) device | |
| US7206212B1 (en) | Content addressable memory (CAM) device with entries having ternary match and range compare functions | |
| Chen et al. | Reconfigurable 2T2R ReRAM with split word-lines for TCAM operation and in-memory computing | |
| GB1486032A (en) | Associative data storage array | |
| JPS6045503B2 (ja) | 連想メモリ装置 | |
| JPH0421997A (ja) | 連想記憶回路 | |
| US5524226A (en) | Register file system for microcomputer including a decoding system for concurrently activating source and destination word lines | |
| JPS5886651A (ja) | ワ−ド編制メモリのバイト参照方法及びメモリ・システム | |
| JPS62137799A (ja) | 内容アドレス可能メモリの方法とシステム | |
| CA2055315C (en) | System for performing fast data access operations | |
| US3274562A (en) | Memory apparatus wherein the logical sum of address and data is stored at two addressable locations | |
| JPS61252714A (ja) | プログラム可能な論理アレイ | |
| JPS60117495A (ja) | 半導体メモリ | |
| JPH02237063A (ja) | 半導体メモリ |