JPS6045514B2 - ディジタル式アナログメモリ - Google Patents
ディジタル式アナログメモリInfo
- Publication number
- JPS6045514B2 JPS6045514B2 JP55024790A JP2479080A JPS6045514B2 JP S6045514 B2 JPS6045514 B2 JP S6045514B2 JP 55024790 A JP55024790 A JP 55024790A JP 2479080 A JP2479080 A JP 2479080A JP S6045514 B2 JPS6045514 B2 JP S6045514B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock signal
- digital
- comparator
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はディジタル的に動作してアナログ電圧値を保持
するディジタル式アナログメモリに関するものである。
するディジタル式アナログメモリに関するものである。
伝送信号のレベル変動を補償するための自動利得制御（
ＡＧＣ）回路の一種として、伝送信号の帯域内に挿入さ
れたパイロット信号のレベルを指標として受信側におい
てＭ℃を行なうＰ（ｐｉｌｏｔ）−ＡＧＣ方式は、既に
広く行われている。
ＡＧＣ）回路の一種として、伝送信号の帯域内に挿入さ
れたパイロット信号のレベルを指標として受信側におい
てＭ℃を行なうＰ（ｐｉｌｏｔ）−ＡＧＣ方式は、既に
広く行われている。
このようなＰ−ＡＧＣ方式においては、何等かの原因に
よつてパイロット信号が消滅またはレベルダウンした場
合、Ｍ℃動作がパイロット信号のレベルを指標として行
なわれるため、伝送信号が正常なレベルであるにも拘ら
ず、利得が異常に上昇する誤動作を生じる。従来、この
ようなＭ℃回路の誤動作を防止するため、パイロット信
号のレベルをＣＲ時定数回路のコンデンサの充電電圧と
して保持し、パイロット信号のレベル判定手段によつて
パイロット信号の異常が検出されたとき、保持されたパ
イロット信号レベルによつてＭ℃動作を継続する方法が
用いられている。
よつてパイロット信号が消滅またはレベルダウンした場
合、Ｍ℃動作がパイロット信号のレベルを指標として行
なわれるため、伝送信号が正常なレベルであるにも拘ら
ず、利得が異常に上昇する誤動作を生じる。従来、この
ようなＭ℃回路の誤動作を防止するため、パイロット信
号のレベルをＣＲ時定数回路のコンデンサの充電電圧と
して保持し、パイロット信号のレベル判定手段によつて
パイロット信号の異常が検出されたとき、保持されたパ
イロット信号レベルによつてＭ℃動作を継続する方法が
用いられている。
しカルながらこのようなアナログ的メモリ機能を実現す
るためには、ＣＲ時定数回路の保持用コンデンサや高抵
抗およびこれらの実装容器等において極度に高い絶縁抵
抗が要求され、従つて装置の大形化を招き経済的でなか
つた。
るためには、ＣＲ時定数回路の保持用コンデンサや高抵
抗およびこれらの実装容器等において極度に高い絶縁抵
抗が要求され、従つて装置の大形化を招き経済的でなか
つた。
これに対して本出願人は既に特願昭５４−０８０７６７
号（特開昭５６−００６５１６号公報）において、この
ようなアナログ的メモリ機能に代えて、パイロット信号
レベルをディジタル化してディジタル信号のフ形で保持
する、ディジタルメモリ回路を具えた自動利得制御回路
を提案している。
号（特開昭５６−００６５１６号公報）において、この
ようなアナログ的メモリ機能に代えて、パイロット信号
レベルをディジタル化してディジタル信号のフ形で保持
する、ディジタルメモリ回路を具えた自動利得制御回路
を提案している。
これによつて上述のアナログ的メモリ機能における欠点
は排除されたが、この従来のディジタルメモリ回路は、
アップ・ダウン信号とクロック非同期の状態になる５た
め誤動作を生じるおそれがあつた。第１図は従来のディ
ジタルメモリ回路の構成を示すブロック図である。
は排除されたが、この従来のディジタルメモリ回路は、
アップ・ダウン信号とクロック非同期の状態になる５た
め誤動作を生じるおそれがあつた。第１図は従来のディ
ジタルメモリ回路の構成を示すブロック図である。
同図において、１はコンパレータ、２はディジタル−ア
ナログ（Ｄ／Ａ）変換器、３はアップ・ダウンカウンタ
、４はクロック信号源である。またＶｉｎおよびＶＯｕ
ｔは本回路のそれぞれ入力電圧および出力電圧である。
第１図において、入力電圧Ｖｉｎはコンパレータ１の一
方の入力に加えられて、Ｄ／Ａ変換器２から出力される
出力電圧ＶＯｕｔと比較される。コンパレータ１は比較
結果をディジタル化して、入力電圧Ｖｉｎが出力電圧Ｖ
Ｏｕｔを超えているとき６６ｒ５を、そうでないとき゜
６０゛を出力してアップ・ダウンカウンタ３のアップ●
ダウン入力に加える。アップ●ダウンカウンタ３には、
クロック信号源４からクロック信号がそのクロック入力
に加えられており、アップ・ダウン入力における゜“１
゛または４′０″に応じて、クロック信号ごとにその計
数値をカウントアップし、またはカウント・ダウンする
。アップ◆ダウンカウンタ３の計数値はＤ／Ａ変換器２
に加えられ、Ｄ／Ａ変換されて出力電圧ＶＯｕｔを生じ
る。このようにして、第１図のディジタルメモリ回路の
出力電圧ＶＯｕｔは、クロック信号の周期で入力電圧Ｖ
ｉｎに追従する。
ナログ（Ｄ／Ａ）変換器、３はアップ・ダウンカウンタ
、４はクロック信号源である。またＶｉｎおよびＶＯｕ
ｔは本回路のそれぞれ入力電圧および出力電圧である。
第１図において、入力電圧Ｖｉｎはコンパレータ１の一
方の入力に加えられて、Ｄ／Ａ変換器２から出力される
出力電圧ＶＯｕｔと比較される。コンパレータ１は比較
結果をディジタル化して、入力電圧Ｖｉｎが出力電圧Ｖ
Ｏｕｔを超えているとき６６ｒ５を、そうでないとき゜
６０゛を出力してアップ・ダウンカウンタ３のアップ●
ダウン入力に加える。アップ●ダウンカウンタ３には、
クロック信号源４からクロック信号がそのクロック入力
に加えられており、アップ・ダウン入力における゜“１
゛または４′０″に応じて、クロック信号ごとにその計
数値をカウントアップし、またはカウント・ダウンする
。アップ◆ダウンカウンタ３の計数値はＤ／Ａ変換器２
に加えられ、Ｄ／Ａ変換されて出力電圧ＶＯｕｔを生じ
る。このようにして、第１図のディジタルメモリ回路の
出力電圧ＶＯｕｔは、クロック信号の周期で入力電圧Ｖ
ｉｎに追従する。
上述の動作原理から明らかなように、第１図のディジタ
ルメモリ回路における出力電圧ＶＯｕｔの変化はクロッ
ク信号の周期で階段的に生じる。このようにして生じた
出力電圧ＶＯｕｔは、ＡＧＣ制御電圧として増幅器の制
御に用いられる。パイロット信号障害時には、アップ・
ダウンカウンタの計数値に応じた一定電圧を出力し、こ
れによつてＡＧＣ動作を継続すること．ができる。しか
しながら第１図に示されたディジタルメモリ回路におい
て、アップ・ダウン信号とクロック信号が同期していな
い楊合には誤つたアップ●ダウン信号が発生してカウン
タが誤動作しそのため、出力電圧の変動が大きくなるこ
とがある。
ルメモリ回路における出力電圧ＶＯｕｔの変化はクロッ
ク信号の周期で階段的に生じる。このようにして生じた
出力電圧ＶＯｕｔは、ＡＧＣ制御電圧として増幅器の制
御に用いられる。パイロット信号障害時には、アップ・
ダウンカウンタの計数値に応じた一定電圧を出力し、こ
れによつてＡＧＣ動作を継続すること．ができる。しか
しながら第１図に示されたディジタルメモリ回路におい
て、アップ・ダウン信号とクロック信号が同期していな
い楊合には誤つたアップ●ダウン信号が発生してカウン
タが誤動作しそのため、出力電圧の変動が大きくなるこ
とがある。
このようにディジタルメモリ回路の出力電圧に大きな変
動を伴なう場合、ＡＧＣ回路の動作が不安定になつて好
ましくない。本発明はこのような従来技術の欠点を除去
しよイうとするものであつて、その目的は、入出力電圧
を比較するコンパレータの出力状態を、クロック信号に
よつて定まる一定時刻にサンプリングしてクロック信号
と同期をとることによつて誤動作のおきないディジタル
メモリ回路を提供することにある。
動を伴なう場合、ＡＧＣ回路の動作が不安定になつて好
ましくない。本発明はこのような従来技術の欠点を除去
しよイうとするものであつて、その目的は、入出力電圧
を比較するコンパレータの出力状態を、クロック信号に
よつて定まる一定時刻にサンプリングしてクロック信号
と同期をとることによつて誤動作のおきないディジタル
メモリ回路を提供することにある。
この目的を達成するため、本発明のディジタル式アナロ
グメモリにおいては、入力電圧と出力電圧とを比較して
比較結果をディジタル化して出力するコンパレータと、
クロック信号の立上り時の直前の前記コンパレータの出
力状態を読込んで保持するＤ形フリップフロップと、ク
ロック信号を２分周して出力する分周器と、該分周器の
出力信号をクロックとして前記Ｄ形フリツプフロツフプ
の出力状態に応じてその計数値をカウントアップしまた
はカウントダウンするアップ●ダウンカウンタと、該ア
ップ●ダウンカウンタの計数値をディジタル−アナログ
変換して前記出力電圧を発生するディジタル−アナログ
変換器とを具えたこ門とを特徴としている。以下実施例
について説明する。
グメモリにおいては、入力電圧と出力電圧とを比較して
比較結果をディジタル化して出力するコンパレータと、
クロック信号の立上り時の直前の前記コンパレータの出
力状態を読込んで保持するＤ形フリップフロップと、ク
ロック信号を２分周して出力する分周器と、該分周器の
出力信号をクロックとして前記Ｄ形フリツプフロツフプ
の出力状態に応じてその計数値をカウントアップしまた
はカウントダウンするアップ●ダウンカウンタと、該ア
ップ●ダウンカウンタの計数値をディジタル−アナログ
変換して前記出力電圧を発生するディジタル−アナログ
変換器とを具えたこ門とを特徴としている。以下実施例
について説明する。
第２図は本発明のディジタル式アナログメモリの一実施
例の構成を示すブロック図であり、第１図と同一の構成
要素は同一番号で示されている。
例の構成を示すブロック図であり、第１図と同一の構成
要素は同一番号で示されている。
５，６はＤ形フリップフロップである。
第２図において、コンパレータ１は入力電圧Ｖｉｎと出
力電圧ＶＯｕｔとを比較して、第１図の場合と同様に゜
゜１゛またぱ“０゛を出力する。
力電圧ＶＯｕｔとを比較して、第１図の場合と同様に゜
゜１゛またぱ“０゛を出力する。
コンパレータ１の出力はＤ形フリップフロップ５のＤ入
力に加えられる。Ｄ形フリップフロップはトリガ入力Ｔ
にクロック信号を与えられたとき、その立上り時の直前
のＤ入力端子の論理状態を読込んでその論理状態を定め
る。従つてＤ形フリップフロップ５は、クロック信号源
４のクロック信号の立上り時の直前のコンパレータ１の
出力状態をそのＱ出力に保持して出力する。Ｄ形フリッ
プフロップ５のＱ出力の状態変化はクロック信号の立上
りごとに生じる。従つてＱ出力の周期は、クロック信号
の周期の２倍である。Ｄ形フリップフロップ５のＱ出力
は、アップ・ダウン信号としてアップ・ダウンカウンタ
３に与えられる。一方、クロック信号源４のクロック信
号は、Ｄ形フリップフロップ６のトリガ入力Ｔにも加え
られる。
力に加えられる。Ｄ形フリップフロップはトリガ入力Ｔ
にクロック信号を与えられたとき、その立上り時の直前
のＤ入力端子の論理状態を読込んでその論理状態を定め
る。従つてＤ形フリップフロップ５は、クロック信号源
４のクロック信号の立上り時の直前のコンパレータ１の
出力状態をそのＱ出力に保持して出力する。Ｄ形フリッ
プフロップ５のＱ出力の状態変化はクロック信号の立上
りごとに生じる。従つてＱ出力の周期は、クロック信号
の周期の２倍である。Ｄ形フリップフロップ５のＱ出力
は、アップ・ダウン信号としてアップ・ダウンカウンタ
３に与えられる。一方、クロック信号源４のクロック信
号は、Ｄ形フリップフロップ６のトリガ入力Ｔにも加え
られる。
Ｄ形フリップフロップ６はそのＯ出力をＤ入力に加えら
れており、これによつてクロック信号を２分周してその
Ｑ端子に出力する。Ｄ形フリップフロップのＱ出力は、
クロック信号としてアップ・ダウンカウンタ３のクロッ
ク入力に加えられる。アップ●ダウンカウンタ３はアッ
プ●ダウン入力における“１゛またば゜０゛に応じて、
クロック入力ごとにその計数値をカウント・アップし、
またはカウント●ダウンする。
れており、これによつてクロック信号を２分周してその
Ｑ端子に出力する。Ｄ形フリップフロップのＱ出力は、
クロック信号としてアップ・ダウンカウンタ３のクロッ
ク入力に加えられる。アップ●ダウンカウンタ３はアッ
プ●ダウン入力における“１゛またば゜０゛に応じて、
クロック入力ごとにその計数値をカウント・アップし、
またはカウント●ダウンする。
アップ●ダウンカウンタ３の計数値はＤ／Ａ変換器２に
加えられ、Ｄ／Ａ変換されて出力電圧ＶＯｕｔを生じる
。このようにして第２図に示されたディジタル式アナロ
グメモリは、入力電圧Ｖｉｎに追従した出力電圧ＶＯｕ
ｔを生じる。この場合、コンパレータ１における誤差信
号のサンプリングはクロック源４のクロック信号の立上
り時の直前のコンパレータ出力について行なわれ、それ
以外の時間は前のサンプリング値を保持しているから、
クロック信号と同期しない誤つたアップ・ダウン信号を
発生しないので、アップ●ダウンカウンタ３は誤動作を
起すことがなく、従つてＤ／Ａ変換器２の出力における
不安定は除去される。以上説明したように本発明のディ
ジタル式アナログメモリによれば、クロック信号とアッ
プ●ダウン信号が同期しており、アップ・ダウンカウン
タが誤動作することがないのでその出力電圧が不安定に
なることがない。
加えられ、Ｄ／Ａ変換されて出力電圧ＶＯｕｔを生じる
。このようにして第２図に示されたディジタル式アナロ
グメモリは、入力電圧Ｖｉｎに追従した出力電圧ＶＯｕ
ｔを生じる。この場合、コンパレータ１における誤差信
号のサンプリングはクロック源４のクロック信号の立上
り時の直前のコンパレータ出力について行なわれ、それ
以外の時間は前のサンプリング値を保持しているから、
クロック信号と同期しない誤つたアップ・ダウン信号を
発生しないので、アップ●ダウンカウンタ３は誤動作を
起すことがなく、従つてＤ／Ａ変換器２の出力における
不安定は除去される。以上説明したように本発明のディ
ジタル式アナログメモリによれば、クロック信号とアッ
プ●ダウン信号が同期しており、アップ・ダウンカウン
タが誤動作することがないのでその出力電圧が不安定に
なることがない。
従つてＡＧＣ回路等に用いた場合、その動作を安定にす
ることができるので、極めて効果的である。なお本発明
のディジタル式アナログメモリは、Ｎ℃回路に限らず、
一般にアナログ電圧値を記憶し保持する必要がある場合
に、使用し得るものであることは言うまでもない。
ることができるので、極めて効果的である。なお本発明
のディジタル式アナログメモリは、Ｎ℃回路に限らず、
一般にアナログ電圧値を記憶し保持する必要がある場合
に、使用し得るものであることは言うまでもない。
第１図は従来のディジタルメモリ回路の構成を示すブロ
ック図、第２図は本発明のディジタル式アナログメモリ
の一実施例の構成を示すブロック図である。 １・・・・・コンパレータ、２・・・・・ディジタル−
アナログ（Ｄ／Ａ）変換器、３・・・・・・アップ・ダ
ウンカウンタ、４・・・・・・クロック信号源、５，６
・・・・・Ｄ形フリップフロップ。
ック図、第２図は本発明のディジタル式アナログメモリ
の一実施例の構成を示すブロック図である。 １・・・・・コンパレータ、２・・・・・ディジタル−
アナログ（Ｄ／Ａ）変換器、３・・・・・・アップ・ダ
ウンカウンタ、４・・・・・・クロック信号源、５，６
・・・・・Ｄ形フリップフロップ。
Claims (1)
- １ 入力電圧と出力電圧とを比較して比較結果をディジ
タル化して出力するコンパレータと、クロック信号の立
上り時の直前の前記コンパレータの出力状態を読込んで
保持するＤ形フリップフロップと、クロック信号を２分
周して出力する分周器と、該分周器の出力信号をクロッ
クとして前記Ｄ形フリップフロップの出力状態に応じて
その計数値をカウントアップしまたはカウントダウンす
るアップ・ダウンカウンタと、該アップ・ダウンカウン
タの計数値をディジタル−アナログ変換して前記出力電
圧を発生するディジタル−アナログ変換器とを具えたこ
とを特徴とするディジタル式アナログメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55024790A JPS6045514B2 (ja) | 1980-02-29 | 1980-02-29 | ディジタル式アナログメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55024790A JPS6045514B2 (ja) | 1980-02-29 | 1980-02-29 | ディジタル式アナログメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56124196A JPS56124196A (en) | 1981-09-29 |
| JPS6045514B2 true JPS6045514B2 (ja) | 1985-10-09 |
Family
ID=12147974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55024790A Expired JPS6045514B2 (ja) | 1980-02-29 | 1980-02-29 | ディジタル式アナログメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045514B2 (ja) |
-
1980
- 1980-02-29 JP JP55024790A patent/JPS6045514B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56124196A (en) | 1981-09-29 |
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