JPH01189724A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPH01189724A JPH01189724A JP63014184A JP1418488A JPH01189724A JP H01189724 A JPH01189724 A JP H01189724A JP 63014184 A JP63014184 A JP 63014184A JP 1418488 A JP1418488 A JP 1418488A JP H01189724 A JPH01189724 A JP H01189724A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数の基本回路を規則的に積み上げた構成の
いわゆるアレイ方式の並列乗算器に関するものである。
いわゆるアレイ方式の並列乗算器に関するものである。
（従来の技術〉
従来、このような分野の技術としては、日経エレクトロ
ニクス（１９７８−５−２９）日経マグロウヒル社ｒＬ
ｓＩ化が進む並列演算方式による乗算器の回路方式を見
るＪＰ、７６−９０に記載されるものがあった。
ニクス（１９７８−５−２９）日経マグロウヒル社ｒＬ
ｓＩ化が進む並列演算方式による乗算器の回路方式を見
るＪＰ、７６−９０に記載されるものがあった。
この文献に記載されなアレイ方式の並列乗算器は、乗数
ｙ及び被乗数Ｘの部分積を生成するアンド回路（以下、
ＡＮＤ回路という）と、部分積を加算する全加算器とを
組合せて１つの単位回路Ａを作り、その単位回路Ａを複
数個アレイ状に並べ、部分積の累算を進めることにより
、乗算結果を得るものであった。以下、その構成を図を
用いて説明する。
ｙ及び被乗数Ｘの部分積を生成するアンド回路（以下、
ＡＮＤ回路という）と、部分積を加算する全加算器とを
組合せて１つの単位回路Ａを作り、その単位回路Ａを複
数個アレイ状に並べ、部分積の累算を進めることにより
、乗算結果を得るものであった。以下、その構成を図を
用いて説明する。
第２図は従来の単位回路Ａの構成図である。
この単位回路Ａは、乗数ｙ及び被乗数Ｘの部分積を生成
するＡＮＤ回路１と、部分積の加算を行なう全加算器２
とで構成されている。全加算器２は、ＡＮＤ回路１から
出力される部分積Ｘ・ｙと、前段からの和Ｓ１及びキャ
リーＣＩとを加算し、その和ＳＯ及び゛キャリー生成を
出力する回路である。
するＡＮＤ回路１と、部分積の加算を行なう全加算器２
とで構成されている。全加算器２は、ＡＮＤ回路１から
出力される部分積Ｘ・ｙと、前段からの和Ｓ１及びキャ
リーＣＩとを加算し、その和ＳＯ及び゛キャリー生成を
出力する回路である。
第３図は、第２図の単位回路Ａを用いた従来の４×４ビ
ット並列乗算器の構成図である。
ット並列乗算器の構成図である。
この並列乗算器では、４２ （＝１６＞個の単位回路Ａ
が第１段（１行）から第４段（４行）までアレイ状に並
べられ、さらに最終段（最終行）に４個の単位回路Ａが
配置されている。乗数ｙ１〜ｙ４は第１段〜第４段の単
位回路Ａにそれぞれ接続され、さらに被乗数ｘ１〜ｘ４
は第１段〜第４段における各列の単位回路Ａにそれぞれ
接続され、第１段から最終段まで順次部分積が加算され
、その乗算結果が第１段〜第４段の各１列目単位回路Ａ
から積ＰＬ、Ｐ２．Ｐ３．Ｐ４の形て゛出力されると共
に、最終段の１列目〜４列目の各単位回路Ａから積Ｐ５
．Ｐ６．Ｐ７．Ｐ８の形で出力される構成になっている
。
が第１段（１行）から第４段（４行）までアレイ状に並
べられ、さらに最終段（最終行）に４個の単位回路Ａが
配置されている。乗数ｙ１〜ｙ４は第１段〜第４段の単
位回路Ａにそれぞれ接続され、さらに被乗数ｘ１〜ｘ４
は第１段〜第４段における各列の単位回路Ａにそれぞれ
接続され、第１段から最終段まで順次部分積が加算され
、その乗算結果が第１段〜第４段の各１列目単位回路Ａ
から積ＰＬ、Ｐ２．Ｐ３．Ｐ４の形て゛出力されると共
に、最終段の１列目〜４列目の各単位回路Ａから積Ｐ５
．Ｐ６．Ｐ７．Ｐ８の形で出力される構成になっている
。
乗数ｙ１〜ｙ４と被乗数ｘ１〜Ｘ４との乗算処理は、次
式に従って行われる。
式に従って行われる。
Ｘ４Ｘ３Ｘ２×１ ■
ｘ）ｙ４ ｙ３ ｙ２ ｙｌ ■×４・Ｖ
Ｉ Ｘ３−ｙｌ Ｘ２＝ｙＩ Ｘｌ−ｙｌ ■Ｘ４
＝ｙ２ Ｘ３・ｙ２ ｘ２−ｙ２ ｘｌ−ｙ２
■Ｘ４＝Ｖ３ ｘ：３ｙ３ ｘ２．ｙ３ ｘｉ−ｙ３
■Ｐ８ Ｐ７ Ｐ６ Ｐ５
Ｐ４ Ｐ３ Ｐ２ Ｐｌ ■但し、■；被乗
数 ０１乗数 ■；部分積１ ■；部分積２ ■；部分積３ ■：部分積４ ■；積 即ち、部分積１〜部分積４は各単位回路Ａ内のＡＮＤ回
路１で並列に一括して求める。次に、これら部分積１〜
部分積４の加算は、各段ごとに素質を取る形で行う。例
えば、第３段では部分積上から部分積２までの累算結果
に部分積３を加える。
Ｉ Ｘ３−ｙｌ Ｘ２＝ｙＩ Ｘｌ−ｙｌ ■Ｘ４
＝ｙ２ Ｘ３・ｙ２ ｘ２−ｙ２ ｘｌ−ｙ２
■Ｘ４＝Ｖ３ ｘ：３ｙ３ ｘ２．ｙ３ ｘｉ−ｙ３
■Ｐ８ Ｐ７ Ｐ６ Ｐ５
Ｐ４ Ｐ３ Ｐ２ Ｐｌ ■但し、■；被乗
数 ０１乗数 ■；部分積１ ■；部分積２ ■；部分積３ ■：部分積４ ■；積 即ち、部分積１〜部分積４は各単位回路Ａ内のＡＮＤ回
路１で並列に一括して求める。次に、これら部分積１〜
部分積４の加算は、各段ごとに素質を取る形で行う。例
えば、第３段では部分積上から部分積２までの累算結果
に部分積３を加える。
このように下段に向って部分積の累算を進めることによ
り、最終段の出力ですべての部分積の和（Ｐ１＋Ｐ２＋
Ｐ３＋Ｐ４＋Ｐ５＋Ｐ６’＋Ｐ７）、つまり積Ｐ８が求
まる。
り、最終段の出力ですべての部分積の和（Ｐ１＋Ｐ２＋
Ｐ３＋Ｐ４＋Ｐ５＋Ｐ６’＋Ｐ７）、つまり積Ｐ８が求
まる。
この並列乗算器の乗算時間は、部分積生成のＡＮＤ及び
全加算器２の和、キャリー生成の遅延時間をすべてＴと
すると、すべての単位回路Ａ内の部分積生成にＴ、第１
段〜第４段の和及びキャび和（Ｐ８）生成で合計５Ｔか
かる。以上を合計すると、ＩＯＴで乗算結果が得られる
ことになる。
全加算器２の和、キャリー生成の遅延時間をすべてＴと
すると、すべての単位回路Ａ内の部分積生成にＴ、第１
段〜第４段の和及びキャび和（Ｐ８）生成で合計５Ｔか
かる。以上を合計すると、ＩＯＴで乗算結果が得られる
ことになる。
（発明が解決しようとする問題点）
しかしながら、上記構成の並列乗算器では、消費電力が
大きいという問題点があった。即ち、ｎ段目の単位回路
Ａに着目すると、（ｎ−１）段目−４＝ の和及びキャリーが決まるまで余分な動作をしつづける
ため、ｎが大きくなるほど単位回路Ａの動作回数が増え
、消費電力が大きくなる。従来の構成例で、第ｎ（−１
〜４）段の各単位回路Ａでは（ｎ＋１）回動作し、最終
段の４個の単位回路Ａて゛は（５＋１）Ｘ４＋３＋２＋
１ 、つまり合計３０回動作する。従って４×４ピツ１
への並列乗算器では、各単位回路Ａの延べ動作回数が８
６回になり、全加算器２の１回の動作の消費電力Ｐａ、
とすると、合計８６Ｐａの消費電力になる。
大きいという問題点があった。即ち、ｎ段目の単位回路
Ａに着目すると、（ｎ−１）段目−４＝ の和及びキャリーが決まるまで余分な動作をしつづける
ため、ｎが大きくなるほど単位回路Ａの動作回数が増え
、消費電力が大きくなる。従来の構成例で、第ｎ（−１
〜４）段の各単位回路Ａでは（ｎ＋１）回動作し、最終
段の４個の単位回路Ａて゛は（５＋１）Ｘ４＋３＋２＋
１ 、つまり合計３０回動作する。従って４×４ピツ１
への並列乗算器では、各単位回路Ａの延べ動作回数が８
６回になり、全加算器２の１回の動作の消費電力Ｐａ、
とすると、合計８６Ｐａの消費電力になる。
本発明は前記従来技術が持っていた問題点として、大消
費電力の点について解決しなアレイ方式の並列乗算器を
提供するものである。
費電力の点について解決しなアレイ方式の並列乗算器を
提供するものである。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、乗数及び被乗数
の部分積を生成するＡ’ Ｎ Ｄ回路と、前記部分積を
加算する全加算器とを有する単位回路を、複数個規則的
に積み上げなアレイ方式の並列乗算器において、前記Ａ
ＮＤ回路及び全加算器と、和及びキャリーの入力信号ま
たは出力信号のうちの少なくとも一方の信号を制御信号
によって一定の論理レベルに固定する固定手段とを有す
る他の単位回路を、前記複数個の単位回路のうちの一部
もしくは全部と置き換えたものである。
の部分積を生成するＡ’ Ｎ Ｄ回路と、前記部分積を
加算する全加算器とを有する単位回路を、複数個規則的
に積み上げなアレイ方式の並列乗算器において、前記Ａ
ＮＤ回路及び全加算器と、和及びキャリーの入力信号ま
たは出力信号のうちの少なくとも一方の信号を制御信号
によって一定の論理レベルに固定する固定手段とを有す
る他の単位回路を、前記複数個の単位回路のうちの一部
もしくは全部と置き換えたものである。
（作用）
本発明によれば、以上のように並列乗算器を構成しなの
で、他の単位回路は制御信号により動作、例えば出力動
作が制御される。そのため、制御信号によって他の単位
回路の余分な動作を減らし、全体の消費電力の低減化が
可能となる。従って前記問題点を除去できるのである。
で、他の単位回路は制御信号により動作、例えば出力動
作が制御される。そのため、制御信号によって他の単位
回路の余分な動作を減らし、全体の消費電力の低減化が
可能となる。従って前記問題点を除去できるのである。
（実施例）
第１図（１）、（２）は本発明の実施例を示すもので、
第１９図（１）は単位回路Ｂの構成図、及び第１図（２
）は単位回路Ｂを用いたアレイ方式の４×４ビット並列
乗算器の構成図である。
第１９図（１）は単位回路Ｂの構成図、及び第１図（２
）は単位回路Ｂを用いたアレイ方式の４×４ビット並列
乗算器の構成図である。
この並列乗算器は、単位回路Ｂを複数個アレイ状に並べ
、部分積の累算を進めることによって乗算結果を得るも
のである。
、部分積の累算を進めることによって乗算結果を得るも
のである。
先ず、第１図（１，）を参照しつつ単位回路Ｂの構成を
説明する。
説明する。
この単位回路Ｂは、乗数ｙと被乗数Ｘとの部分積ｘ−ｙ
を生成するＡＮＤ回路１１を有し、そのＡＮＤ回路１１
の出力側には全加算器１２が接続され、さらにその全加
算器１２の出力側に２個のＡＮＤ回路１３．１４が接続
されている。全加算器１２は、ＡＮＤ回路１１から出力
される部分積ｘ−ｙと、前段からの和ＳＩ及びキャリー
ＣＩとを加算し、その和Ｓ○及びキャリーＣＯを出力す
る回路である。ＡＮＤ回路１３．１４は、全加算器１２
から出力される和ＳＯ及びキャリーＣＯを制御信号、例
えばイネーブル信号ＥＮによって一定の論理レベルに固
定する固定手段としくの機能を有している。イネーブル
信号ＥＮを論理ＩＩ ＯＩＩにすると、和ＳＯ及びキャ
リーＣ’ｏは共にＩＩ Ｏ＋１に固定される。
を生成するＡＮＤ回路１１を有し、そのＡＮＤ回路１１
の出力側には全加算器１２が接続され、さらにその全加
算器１２の出力側に２個のＡＮＤ回路１３．１４が接続
されている。全加算器１２は、ＡＮＤ回路１１から出力
される部分積ｘ−ｙと、前段からの和ＳＩ及びキャリー
ＣＩとを加算し、その和Ｓ○及びキャリーＣＯを出力す
る回路である。ＡＮＤ回路１３．１４は、全加算器１２
から出力される和ＳＯ及びキャリーＣＯを制御信号、例
えばイネーブル信号ＥＮによって一定の論理レベルに固
定する固定手段としくの機能を有している。イネーブル
信号ＥＮを論理ＩＩ ＯＩＩにすると、和ＳＯ及びキャ
リーＣ’ｏは共にＩＩ Ｏ＋１に固定される。
次に、第１図（２）を参照しつつ並列乗算器の構成を説
明する。
明する。
この並列乗算器では、従来と同様に、４２ （−１６）
個の単位回路Ｂが第１段（１行〉から第４段（４行）ま
でアレイ状に並べられ、さらに最終段（−最終行）に４
個の単位回路Ｂが配置されている。乗数ｙ１〜ｙ４は第
１段〜第４段の単位回路Ｂにそれぞれ接続され、さらに
被乗数ｘ１〜ｘ４は第１段〜第４段における各列の単位
回路Ｂにそれぞれ接続され、第１段から最終段まで順次
部分積が加算され、その乗算結果が第１段〜第４段の各
１列目単位回路Ｂから積ＰＬ、Ｐ２．Ｐ３゜Ｐ４の形で
出力されると共に、最終段の１列目〜４列目の各単位回
路Ｂから積Ｐ５．Ｐ６．Ｐ７゜Ｐ８の形で出力される構
成になっている。最終段の４個の単位回路Ｂは乗算を行
う必要がなく、累加算のみを行えばよいので、その１列
目及び４列目の単位回路Ｂの各乗数入力端子及び被乗数
入力端子は０“に固定されると共に、その２列目及び３
列目の単位回路Ｂの各被乗数入力端子は°１′′に固定
されている。
個の単位回路Ｂが第１段（１行〉から第４段（４行）ま
でアレイ状に並べられ、さらに最終段（−最終行）に４
個の単位回路Ｂが配置されている。乗数ｙ１〜ｙ４は第
１段〜第４段の単位回路Ｂにそれぞれ接続され、さらに
被乗数ｘ１〜ｘ４は第１段〜第４段における各列の単位
回路Ｂにそれぞれ接続され、第１段から最終段まで順次
部分積が加算され、その乗算結果が第１段〜第４段の各
１列目単位回路Ｂから積ＰＬ、Ｐ２．Ｐ３゜Ｐ４の形で
出力されると共に、最終段の１列目〜４列目の各単位回
路Ｂから積Ｐ５．Ｐ６．Ｐ７゜Ｐ８の形で出力される構
成になっている。最終段の４個の単位回路Ｂは乗算を行
う必要がなく、累加算のみを行えばよいので、その１列
目及び４列目の単位回路Ｂの各乗数入力端子及び被乗数
入力端子は０“に固定されると共に、その２列目及び３
列目の単位回路Ｂの各被乗数入力端子は°１′′に固定
されている。
また各段の単位回路Ｂのイネーブル信号端子には、位相
の異なるイネーブル信号ＥＮＩ〜ＥＮ５がそれぞれ制御
信号生成回路２０から供給される。
の異なるイネーブル信号ＥＮＩ〜ＥＮ５がそれぞれ制御
信号生成回路２０から供給される。
この制御信号生成回路２０は、クロック信号φに同期し
て位相の異なるイネーブル信号ＥＮＩ〜ＥＮ５を出力す
る回路である。
て位相の異なるイネーブル信号ＥＮＩ〜ＥＮ５を出力す
る回路である。
第４図は第１図（２）の制御信号生成回路２０の一構成
例を示す回路図である。
例を示す回路図である。
この制御信号生成回路２０は、イネーブル信号ＥＮＩ〜
ＥＮ５を各段に送る駆動能力の小さいインバータ２１’
ａ〜２１ｅと、クロック信号φを反転し単位回路ＢのＡ
、ＮＤ回路１３．１４が浮動から固定に変化する信号を
送る駆動能力の高いインバータ２２と、浮動と固定を選
別するナンド回路（以下、ＮＡＮＤ回路という）２３ｂ
〜２１ｅとで構成されている。
ＥＮ５を各段に送る駆動能力の小さいインバータ２１’
ａ〜２１ｅと、クロック信号φを反転し単位回路ＢのＡ
、ＮＤ回路１３．１４が浮動から固定に変化する信号を
送る駆動能力の高いインバータ２２と、浮動と固定を選
別するナンド回路（以下、ＮＡＮＤ回路という）２３ｂ
〜２１ｅとで構成されている。
この制御信号生成回路２０では、クロック信号φを１１
１ ’Ｉ＋とすると、これがインバータ２１ａ。
１ ’Ｉ＋とすると、これがインバータ２１ａ。
２２で反転されて＋１０ ＩＩとなり、ＮＡＮＤ回路２
３ｂが１′°を出力する。ＮＡＮＤ回路２ Ｂ’ ｂか
ら出力された“１″はインバータ２１ｂで反転され、ｌ
ｌ ＯＩＩのイネーブル信号ＥＮ２が出力される。この
イネーブル信号ＥＮ２は第１図（２）の第２段の各単位
回路Ｂに供給されるので、その各単位回路Ｂの和ＳＯ出
力及びキャリーＣＯ出力が１１０ Ｉ＋に固定される。
３ｂが１′°を出力する。ＮＡＮＤ回路２ Ｂ’ ｂか
ら出力された“１″はインバータ２１ｂで反転され、ｌ
ｌ ＯＩＩのイネーブル信号ＥＮ２が出力される。この
イネーブル信号ＥＮ２は第１図（２）の第２段の各単位
回路Ｂに供給されるので、その各単位回路Ｂの和ＳＯ出
力及びキャリーＣＯ出力が１１０ Ｉ＋に固定される。
一方、クロック信号φを′“０″にすると、これがイン
バータ２２で反転されて１″となり、ＮＡＮＤ回８２３
ｂはイネーブル信号ＥＮ１の入力待ちの状態になる。イ
ネーブル信号ＥＮＩ線には、第１図（２）における第１
段の各単位口＃ＩＢのイネーブル信号ＥＮ端子の容量が
負荷として接続されており、インバータ２１ａの駆動能
力が小さいため、クロック信号φが遅延を持つことにな
り、この遅延したクロック信号φが入力待ちのＮＡＮＤ
回路２３ｂ４こ印加される。この遅延を持っなりロック
信号φが前記と同様に、駆動能力の低いインバータ２１
ｂに伝達され、さらに遅延した信号１１１ Ｉ＋がイネ
ーブル信号ＥＮ２の形で出力され、第２段の各単位回路
Ｂのイネーブル信号ＥＮ端子に印加される。上記同様の
動作を以降続ける。従って次段イネーブル信号ＥＮ線に
前段イネーブル信号ＥＮ線の遅延に、さらに着目するイ
ネーブル信号ＥＮ線の遅延が加算されたクロック信号φ
が各段の単位回路Ｂに供給されることになる。
バータ２２で反転されて１″となり、ＮＡＮＤ回８２３
ｂはイネーブル信号ＥＮ１の入力待ちの状態になる。イ
ネーブル信号ＥＮＩ線には、第１図（２）における第１
段の各単位口＃ＩＢのイネーブル信号ＥＮ端子の容量が
負荷として接続されており、インバータ２１ａの駆動能
力が小さいため、クロック信号φが遅延を持つことにな
り、この遅延したクロック信号φが入力待ちのＮＡＮＤ
回路２３ｂ４こ印加される。この遅延を持っなりロック
信号φが前記と同様に、駆動能力の低いインバータ２１
ｂに伝達され、さらに遅延した信号１１１ Ｉ＋がイネ
ーブル信号ＥＮ２の形で出力され、第２段の各単位回路
Ｂのイネーブル信号ＥＮ端子に印加される。上記同様の
動作を以降続ける。従って次段イネーブル信号ＥＮ線に
前段イネーブル信号ＥＮ線の遅延に、さらに着目するイ
ネーブル信号ＥＮ線の遅延が加算されたクロック信号φ
が各段の単位回路Ｂに供給されることになる。
第５図は第１図（２）のタイミングチャートであり、こ
の図を参照しつつ第１図（２）の動作を説明する。
の図を参照しつつ第１図（２）の動作を説明する。
時刻Ｔｏ時に、乗数ｙ１〜ｙ４を第１段〜第４段の各単
位回路Ｂに入力すると共に、被乗数ｘ１〜Ｘ４を第１段
〜第４段の各列の単位回路Ｂに入力する。それぞれの単
位回路Ｂの部分積生成のＡＮＤ及び全加算器１２の和Ｓ
○、キャリーＣＯ生成の遅延時間をＴとし、各段４個の
単位回路Ｂのイネーブル信号ＥＮ端子の負荷容量により
生じるイネーブル信号ＥＮＩ〜ＥＮ５の遅延時間をＴａ
とする。ゴ＜１゛ａの関係になるように制御信号生成回
路２０のインバータ２１ａ〜２１ｅの駆動能力を調整す
ることにより、各段の単位回路Ｂの和ＳＯ及びキャリー
ＣＯの値が決定した後、次段に出力されることになる。
位回路Ｂに入力すると共に、被乗数ｘ１〜Ｘ４を第１段
〜第４段の各列の単位回路Ｂに入力する。それぞれの単
位回路Ｂの部分積生成のＡＮＤ及び全加算器１２の和Ｓ
○、キャリーＣＯ生成の遅延時間をＴとし、各段４個の
単位回路Ｂのイネーブル信号ＥＮ端子の負荷容量により
生じるイネーブル信号ＥＮＩ〜ＥＮ５の遅延時間をＴａ
とする。ゴ＜１゛ａの関係になるように制御信号生成回
路２０のインバータ２１ａ〜２１ｅの駆動能力を調整す
ることにより、各段の単位回路Ｂの和ＳＯ及びキャリー
ＣＯの値が決定した後、次段に出力されることになる。
例えば、第１段の１列目〜４列目の単位回路Ｂにおいて
、１列目の単位回路Ｂては被乗数Ｘ１と−１１〜 乗数ｙ１とがＡＮＤゲー１へ１１で乗算され、その部分
積ｘ１・ｙｌ （＝Ｐ１）が全加算器１２に与えられて
和ＳＯ及びキャリーＣＯの値が決定する。
、１列目の単位回路Ｂては被乗数Ｘ１と−１１〜 乗数ｙ１とがＡＮＤゲー１へ１１で乗算され、その部分
積ｘ１・ｙｌ （＝Ｐ１）が全加算器１２に与えられて
和ＳＯ及びキャリーＣＯの値が決定する。
同様に、２列目の単位回路Ｂでは被乗数ｘ２と乗数ｙ１
との部分積ｘ２・ｙｌに基づき和ＳＯ及びキャリーＣＯ
の値が決定し、３列目の単位回路Ｂでは被乗数Ｘ３と乗
数ｙ１との部分積ｘ３・ｙｌに基づき和ＳＯ及びキャリ
ーＣＯの値が決定し、４列目の単位回路Ｂでは被乗数ｘ
４と乗数ｙ１との部分積ｘ４・ｙｌに基づき和ＳＯ及び
キャリーＣＯの値が決定する。このように第１段各列の
単位回路Ｂの和ＳＯ及びキャリーＣＯの値が決定した後
、制御信号生成回路２０から供給されるイネーブル信号
ＥＮＩによってＡＮＤ回路１３．１４が開き、その和Ｓ
Ｏ及びキャリーＣＯが第２段の各列の単位回路Ｂに出力
される。
との部分積ｘ２・ｙｌに基づき和ＳＯ及びキャリーＣＯ
の値が決定し、３列目の単位回路Ｂでは被乗数Ｘ３と乗
数ｙ１との部分積ｘ３・ｙｌに基づき和ＳＯ及びキャリ
ーＣＯの値が決定し、４列目の単位回路Ｂでは被乗数ｘ
４と乗数ｙ１との部分積ｘ４・ｙｌに基づき和ＳＯ及び
キャリーＣＯの値が決定する。このように第１段各列の
単位回路Ｂの和ＳＯ及びキャリーＣＯの値が決定した後
、制御信号生成回路２０から供給されるイネーブル信号
ＥＮＩによってＡＮＤ回路１３．１４が開き、その和Ｓ
Ｏ及びキャリーＣＯが第２段の各列の単位回路Ｂに出力
される。
イネーブル信号ＥＮ１〜ＥＮ５は時刻Ｔｏから１段ごと
に時間Ｔａづつ遅れ、４段目では時刻（Ｔ ｏ ＋ ４
７ ａ ）時にイネーブル信号ＥＮ４が′“１パとなる
ため、第４段各列における単位回路ＢのＡＮＤ回路１３
．１４が開き、和ＳＯ及びキャリーＣＯが最終段各列の
単位回路Ｂへそれぞれ出力される。最終段では時刻（Ｔ
ｏ＋５Ｔａ’）時にイネーブル信号ＥＮ５が′１′°と
なり、各列の単位回路Ｂの和ＳＯ及びキャリーＣＯが出
力される。このようにして第１段〜第４段の各１夕１泪
単位回路Ｂから積ＰＬ、Ｐ２．Ｐ３．Ｐ４が出力される
と共に、最終段の１列目〜３列目の各単位回路Ｂから積
Ｐ５．Ｐ６．Ｐ７が出力され、最終段４列目の単位回路
Ｂから、すべての部分積の和（Ｐｌ＋Ｐ２＋Ｐ４＋Ｐ５
＋Ｐ６＋Ｐ７） 、つまり積Ｐ８が出力されることにな
る。
に時間Ｔａづつ遅れ、４段目では時刻（Ｔ ｏ ＋ ４
７ ａ ）時にイネーブル信号ＥＮ４が′“１パとなる
ため、第４段各列における単位回路ＢのＡＮＤ回路１３
．１４が開き、和ＳＯ及びキャリーＣＯが最終段各列の
単位回路Ｂへそれぞれ出力される。最終段では時刻（Ｔ
ｏ＋５Ｔａ’）時にイネーブル信号ＥＮ５が′１′°と
なり、各列の単位回路Ｂの和ＳＯ及びキャリーＣＯが出
力される。このようにして第１段〜第４段の各１夕１泪
単位回路Ｂから積ＰＬ、Ｐ２．Ｐ３．Ｐ４が出力される
と共に、最終段の１列目〜３列目の各単位回路Ｂから積
Ｐ５．Ｐ６．Ｐ７が出力され、最終段４列目の単位回路
Ｂから、すべての部分積の和（Ｐｌ＋Ｐ２＋Ｐ４＋Ｐ５
＋Ｐ６＋Ｐ７） 、つまり積Ｐ８が出力されることにな
る。
本実施例では、次のような利点を有している。
各段の単位口＃ＩＢの和ＳＯ及びキャリーＣＯの値が決
定した後、それがイネーブル信号ＥＮＩ〜ＥＮ５によっ
て次段に出力されるので、各単位口、ＹＪＢの余分な動
作が減り、従来のものに比べて消費電力が４Ｐａ、つま
り１０％程度減少する。この消費電力低減効果は回路規
模が大きい程有効で、例えば８×８ビット並列乗算器で
は４０％程度、］。６×１６ビツト並列乗算器では６５
％程度が低減される。
定した後、それがイネーブル信号ＥＮＩ〜ＥＮ５によっ
て次段に出力されるので、各単位口、ＹＪＢの余分な動
作が減り、従来のものに比べて消費電力が４Ｐａ、つま
り１０％程度減少する。この消費電力低減効果は回路規
模が大きい程有効で、例えば８×８ビット並列乗算器で
は４０％程度、］。６×１６ビツト並列乗算器では６５
％程度が低減される。
第６図及び第７図は本発明の他の実施例を示すアレイ方
式の４×４ビット並列乗算器の構成図である。
式の４×４ビット並列乗算器の構成図である。
第６図の並列乗算器は、第１図（２）の並列乗算器の第
１段各列の単位回路Ｂを従来の第２図の単位回路Ａで置
き換えると共に、第１図（２〉の制御信号生成回路２０
を、イネーブル信号ＥＮ２〜ＥＮ５を出力する制御信号
生成回路２０ａに置き換えたものである。
１段各列の単位回路Ｂを従来の第２図の単位回路Ａで置
き換えると共に、第１図（２〉の制御信号生成回路２０
を、イネーブル信号ＥＮ２〜ＥＮ５を出力する制御信号
生成回路２０ａに置き換えたものである。
第１段各列の単位回路は必らず最初から動作させる必要
があるので、従来の単位回路Ａでもよい。
があるので、従来の単位回路Ａでもよい。
こうすることによって１段目のイネーブル信号ＥＮＩが
省略できるので、制御信号生成回路２０ａの回路規模を
小さくできる。
省略できるので、制御信号生成回路２０ａの回路規模を
小さくできる。
また、第６図の第２段各列の単位回路Ｂを従来の単位回
路Ａで置き換えた場合、制御信号生成回路２０ａの回路
規模はさらに小さくなるが、消費電力が１段分増加する
。
路Ａで置き換えた場合、制御信号生成回路２０ａの回路
規模はさらに小さくなるが、消費電力が１段分増加する
。
第７図の並列乗算器は、第１図（２）の並列乗算器の第
１段及び第２段各列の単位回路Ｂを従来の第２図の単位
回路Ａ″Ｃ′置き換えると共に、第１図（２〉の制御信
号生成回路２０を、共通のイネーブル信号ＥＮを出力す
る制御信号生成回路２０ｂに置き換え、その共通のイネ
ーブル信号ＥＮで第３段、第４段及び最終段の単位回路
Ｂの出力を制御するようにしたものである。
１段及び第２段各列の単位回路Ｂを従来の第２図の単位
回路Ａ″Ｃ′置き換えると共に、第１図（２〉の制御信
号生成回路２０を、共通のイネーブル信号ＥＮを出力す
る制御信号生成回路２０ｂに置き換え、その共通のイネ
ーブル信号ＥＮで第３段、第４段及び最終段の単位回路
Ｂの出力を制御するようにしたものである。
第８図は第７図のタイミングチャートであり、この図を
参照しつつ第７図の動作を説明する。
参照しつつ第７図の動作を説明する。
各単位回路Ａ、Ｈの部分積生成のＡＮＤ及び全加算器２
．］２の和ＳＯ，キャリーＣＯ生成の遅延時間をＴとす
る。時刻Ｔｏ時に乗数ｙ１〜ｙ４及び被乗数Ｘ１〜ｘ４
を入力し、時刻４Ｔで制御信号生成口＃Ｉ２０ｂから出
力されるイネーブル信号ＥＮをＩＩ Ｉ ＩＩにして第
３段〜最終段の単位回路Ｂの出力をイネーブル状態にす
ると、時刻４Ｔまでの単位回路Ｂの動作回数が減り、並
列乗算器全体の消費電力が減少する。即ち、時刻２Ｔ〜
４Ｔの間、第４段及び最終段の単位回路Ｂが動作しなく
なり、従来に比べて消費電力が１６Ｐａ、つまり２０％
程度減少する。また、制御信号生成回路２０ｂは、共通
のイネーブル信号ＥＮを出力するだけで足りるから、回
路構成が簡単になる。
．］２の和ＳＯ，キャリーＣＯ生成の遅延時間をＴとす
る。時刻Ｔｏ時に乗数ｙ１〜ｙ４及び被乗数Ｘ１〜ｘ４
を入力し、時刻４Ｔで制御信号生成口＃Ｉ２０ｂから出
力されるイネーブル信号ＥＮをＩＩ Ｉ ＩＩにして第
３段〜最終段の単位回路Ｂの出力をイネーブル状態にす
ると、時刻４Ｔまでの単位回路Ｂの動作回数が減り、並
列乗算器全体の消費電力が減少する。即ち、時刻２Ｔ〜
４Ｔの間、第４段及び最終段の単位回路Ｂが動作しなく
なり、従来に比べて消費電力が１６Ｐａ、つまり２０％
程度減少する。また、制御信号生成回路２０ｂは、共通
のイネーブル信号ＥＮを出力するだけで足りるから、回
路構成が簡単になる。
なお、本発明は上記の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（ｉ） 第１図（１）において、ＡＮＤ回路１３゜１
４からなる固定手段により、単位回路Ｂの出力を“０″
′に固定するようにしたが、該固定手段を他のゲート回
路で構成して１１０ ＩＩに固定しなり、あるいは該固
定手段をＮＡＮＤ回路等で構成してパ１°°に固定する
ようにしてもよい。また、固定手段を全加算器１２の入
力側に設け、イネーブル信号ＥＮ、ＥＮＩ〜ＥＮ５によ
って入力側の和ＳＩ及びキャリーＣＩの信号をｉｔ Ｏ
ｕまたはパ１“に固定するようにしてもよい。
４からなる固定手段により、単位回路Ｂの出力を“０″
′に固定するようにしたが、該固定手段を他のゲート回
路で構成して１１０ ＩＩに固定しなり、あるいは該固
定手段をＮＡＮＤ回路等で構成してパ１°°に固定する
ようにしてもよい。また、固定手段を全加算器１２の入
力側に設け、イネーブル信号ＥＮ、ＥＮＩ〜ＥＮ５によ
って入力側の和ＳＩ及びキャリーＣＩの信号をｉｔ Ｏ
ｕまたはパ１“に固定するようにしてもよい。
（ｉｉ） 単位回路Ｂの負荷容量により異なる位相の
イネーブル信号ＥＮ１〜ＥＮ５を生成する制御信号生成
回路２０．２０ａは、第４図以外の回路で構成してもよ
い。
イネーブル信号ＥＮ１〜ＥＮ５を生成する制御信号生成
回路２０．２０ａは、第４図以外の回路で構成してもよ
い。
（ｉｉｉ ） 単位回Ｆ４ＡとＢは、図示以外の任意
の段数で任意の組合せが可能である。
の段数で任意の組合せが可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、制御信号
によって和及びキャリーの入力または出力のいずれか一
方が一定の論理レベルで固定される他の単位回路を、従
来の複数個の単位回路のうちの一部もしくは全部と置き
換えなので、他の単位回路の動作を制御信号で制御する
ことにより、他の単位回路の余分な動作を減らし、全体
の消費電力を減少させることができる。
によって和及びキャリーの入力または出力のいずれか一
方が一定の論理レベルで固定される他の単位回路を、従
来の複数個の単位回路のうちの一部もしくは全部と置き
換えなので、他の単位回路の動作を制御信号で制御する
ことにより、他の単位回路の余分な動作を減らし、全体
の消費電力を減少させることができる。
第１図（１）、（２）は本発明の実施例を示すもので、
第１図（１）は単位回路Ｂの構成図、及び第１図（２）
はその単位回路Ｂを用いた並列乗算器の構成図、第２図
は従来の単位回路Ａの構成図、第３図はその単位回路Ａ
を用いた並列乗算器の構成図、第４図は第１図（２）の
制御信号生成回路の回路図、第５図は第１図（２）のタ
イミングチヤード、第６図及び第７図は本発明の他の実
施例を示す並列乗算器の構成図、第８図は第７図のタイ
ミングチャートである。 Ａ、 Ｂ・・・・・・単位回路、１，１１．１３．１４
・・・・・・ＡＮＤ回路、２，１２・・・・・・全加算
器、２０゜２０ａ、２０ｂ・・・・・・制御信号生成回
路、ｘ、ｘｉ。 〜Ｘ４・・・・・・被乗数、ｙ、ｙｌ〜ｙ４・・・・・
・乗数、ＳＩ、Ｓｏ・・・・・・和、ＣＩ、Ｃｏ・・・
・・・キャリー、ＥＮ、ＥＮＩ〜ＥＮ５・・・・・・イ
ネーブル信号。
第１図（１）は単位回路Ｂの構成図、及び第１図（２）
はその単位回路Ｂを用いた並列乗算器の構成図、第２図
は従来の単位回路Ａの構成図、第３図はその単位回路Ａ
を用いた並列乗算器の構成図、第４図は第１図（２）の
制御信号生成回路の回路図、第５図は第１図（２）のタ
イミングチヤード、第６図及び第７図は本発明の他の実
施例を示す並列乗算器の構成図、第８図は第７図のタイ
ミングチャートである。 Ａ、 Ｂ・・・・・・単位回路、１，１１．１３．１４
・・・・・・ＡＮＤ回路、２，１２・・・・・・全加算
器、２０゜２０ａ、２０ｂ・・・・・・制御信号生成回
路、ｘ、ｘｉ。 〜Ｘ４・・・・・・被乗数、ｙ、ｙｌ〜ｙ４・・・・・
・乗数、ＳＩ、Ｓｏ・・・・・・和、ＣＩ、Ｃｏ・・・
・・・キャリー、ＥＮ、ＥＮＩ〜ＥＮ５・・・・・・イ
ネーブル信号。
Claims (1)
- 【特許請求の範囲】 １、乗数及び被乗数の部分積を生成するアンド回路と、
前記部分積を加算する全加算器とを有する単位回路を、
複数個規則的に積み上げた構成の並列乗算器において、 前記アンド回路及び全加算器と、和及びキャリーの入力
信号または出力信号の少なくとも一方の信号を制御信号
によって一定の論理レベルに固定する固定手段とを有す
る他の単位回路を、 前記複数個の単位回路のうちの一部もしくは全部と置き
換えたことを特徴とする並列乗算器。 ２、前記他の単位回路における固定手段は、アンド回路
で構成した請求項１記載の並列乗算器。 ３、前記制御信号は、前記他の単位回路の各段に対して
それぞれ異なる位相をもつ請求項１記載の並列乗算器。 ４、前記制御信号は、前記他の単位回路の各段に対して
同一の位相をもつ請求項１記載の並列乗算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014184A JP2672956B2 (ja) | 1988-01-25 | 1988-01-25 | 並列乗算器 |
| US07/300,492 US4982355A (en) | 1988-01-25 | 1989-01-20 | Low-power parallel multiplier |
| DE3901995A DE3901995A1 (de) | 1988-01-25 | 1989-01-24 | Parallelmultiplizierer |
| US07/579,343 US5010510A (en) | 1988-01-25 | 1990-09-07 | Multiplying unit circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014184A JP2672956B2 (ja) | 1988-01-25 | 1988-01-25 | 並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189724A true JPH01189724A (ja) | 1989-07-28 |
| JP2672956B2 JP2672956B2 (ja) | 1997-11-05 |
Family
ID=11854044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014184A Expired - Lifetime JP2672956B2 (ja) | 1988-01-25 | 1988-01-25 | 並列乗算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4982355A (ja) |
| JP (1) | JP2672956B2 (ja) |
| DE (1) | DE3901995A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008533617A (ja) * | 2005-03-17 | 2008-08-21 | クゥアルコム・インコーポレイテッド | ２つのオペランドを乗算する方法およびアレイ乗算器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200912A (en) * | 1991-11-19 | 1993-04-06 | Advanced Micro Devices, Inc. | Apparatus for providing power to selected portions of a multiplying device |
| JP2862723B2 (ja) * | 1992-03-16 | 1999-03-03 | 沖電気工業株式会社 | ディジタル信号処理装置 |
| EP0564752B1 (en) * | 1992-04-10 | 1996-07-24 | STMicroelectronics S.r.l. | A diagonal propagation digital multiplier |
| US5333119A (en) * | 1992-09-30 | 1994-07-26 | Regents Of The University Of Minnesota | Digital signal processor with delayed-evaluation array multipliers and low-power memory addressing |
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| JP3427275B2 (ja) * | 1994-06-15 | 2003-07-14 | 三菱電機株式会社 | 乗算器 |
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-
1988
- 1988-01-25 JP JP63014184A patent/JP2672956B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-20 US US07/300,492 patent/US4982355A/en not_active Expired - Lifetime
- 1989-01-24 DE DE3901995A patent/DE3901995A1/de active Granted
-
1990
- 1990-09-07 US US07/579,343 patent/US5010510A/en not_active Expired - Fee Related
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|---|---|
| JP2672956B2 (ja) | 1997-11-05 |
| US4982355A (en) | 1991-01-01 |
| DE3901995C2 (ja) | 1993-05-27 |
| US5010510A (en) | 1991-04-23 |
| DE3901995A1 (de) | 1989-08-03 |
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