JPS6047199U - 表示用半導体記憶装置 - Google Patents

表示用半導体記憶装置

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JPS6047199U
JPS6047199U JP11982784U JP11982784U JPS6047199U JP S6047199 U JPS6047199 U JP S6047199U JP 11982784 U JP11982784 U JP 11982784U JP 11982784 U JP11982784 U JP 11982784U JP S6047199 U JPS6047199 U JP S6047199U
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JP
Japan
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display
input
gate
transistor
inverter
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JP11982784U
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陽一 今村
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Seiko Epson Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は、従来のＷ素子ＲＡＭセルを示した図。第２図
り、本考案の７素子ＲＡＭセルを含む表示体駆動回路の
ブロック図。１．　２．　１３．　１８はインバータ。 ３はＩ１０バッファ、４は入出力制御回路、５は列選択
回路、６はＲＡＭ制御回　　−路、７は列アドレスデコ
ーダ、８は行アドレスデコーダ、９は表示タイミング発
生回路、１０は表示周行アドレスデ西−ダ、１２はＡＮ
Ｄ回路、１　−４は表示用出力制御回路、１５は表示体
ドらイバ、１６は平板型表示体、１７．１８はトライス
テートインバータ、Ｃは本考案の７素子ＲＡＭセルであ
る。　　　　・ ＷＬ　　　　　　　　−−−− １ 帽 １λ ４ ３ Ｗ −Ｄ％Ｎ ９ら

Claims (1)

    【実用新案登録請求の範囲】
  1. 逆接続された２つのインバータよりなる２安定記憶素子
    の２つのドレイン出力を第１及び第２のビット線に伝達
    する第１と第２のゲートトランジスタより構成されるス
    タチックメモリセルよりなる表示用半導体記憶装置にお
    いて、前記スタチックメモリセルは行と列に配列され、
    前記第１と第２ゲートトランジスタは第１のワード選択
    線によ・　　　り第１及び第２のビット線に同時に前記
    ２安定記憶素子のデータが読み出され、前記２つのドレ
    イン出力の一方のドレイン出力に第３のゲートトランジ
    スタを接続し、前記第３のゲートトランジスタのゲート
    には第２のワード選択線の信号が入力し表示のための第
    ３のビット線に読み出され、前記第２のワード選択線は
    同一列に共通に入力され、前記第３のビット線は第１の
    トライステートインバータに入力し、前記第３のピッ１
    線と第１の電源の間に前記第３のビット線をセンスする
    ための第４のトランジスタが挿入され、前記４のトー　
    　ランジスタのゲートには前記第１のトライステートイ
    ンバータ出力の信号が入力し、かつ互いに逆接続された
    第１のインバータと第２のトライステアトインバータよ
    りなる閉回路に前記第１のトライステートインバータ出
    力を入力し、前記第１と第２のトライステートインバー
    タのゲート開閉クロックは表示用アドレス信号と同期し
    ており、前記同一列のデータが同時に表示体ドライバー
    に出力し表示体に表示されることを特徴とする表示用半
    導体記憶装置。
JP11982784U 1984-08-02 1984-08-02 表示用半導体記憶装置 Expired JPS6041039Y2 (ja)

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JP11982784U JPS6041039Y2 (ja) 1984-08-02 1984-08-02 表示用半導体記憶装置

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JPS6047199U true JPS6047199U (ja) 1985-04-03
JPS6041039Y2 JPS6041039Y2 (ja) 1985-12-12

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JPS6041039Y2 (ja) 1985-12-12

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