JPS6047679B2 - 半導体メモリの検査方法 - Google Patents
半導体メモリの検査方法Info
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- JPS6047679B2 JPS6047679B2 JP52114847A JP11484777A JPS6047679B2 JP S6047679 B2 JPS6047679 B2 JP S6047679B2 JP 52114847 A JP52114847 A JP 52114847A JP 11484777 A JP11484777 A JP 11484777A JP S6047679 B2 JPS6047679 B2 JP S6047679B2
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- Japan
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- defective
- semiconductor memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリの検査方法に関する。
昨今の半導体メモリの需要は増加の一途をたどつていて
、今後もますますこの傾向は高まることが予想され、半
導体メモリ生産者にとつて、市場獲得の競争は、ますま
す激しくなつてきている。市場獲得の一手段に低価格の
品物の供給があるが、半導体メモリチップの拡散プロセ
スでの歩留の高低は最終製造価格にかなりの影響を与え
メモリ容量が増加するにつれ、その影響はより大きくな
ることが予想される。従つてもし、半導体メモリの使用
者にとつて応用目的あるいは使用方法によつて必ずしも
全アドレスの機能動作が正常でなくても使用メモリ容量
に比して不良アドレス数が大幅に小さく、かつその不良
アドレスが事前に判明していることにより使用可能であ
るとすれば、従来は不良アドレス数など無関係に１アド
レスでも不良であるなら、その品物は、不良品扱ιルて
いた半導体メモリも使用できることになり実際上拡散プ
ロセスの良品歩留まりを高めることにつながり強いては
より低価格の半導体メモリを供給できる。本発明の目的
はかかる使用者により低価格の半導体メモリを提供でき
るような検査方法を提供することにある。
、今後もますますこの傾向は高まることが予想され、半
導体メモリ生産者にとつて、市場獲得の競争は、ますま
す激しくなつてきている。市場獲得の一手段に低価格の
品物の供給があるが、半導体メモリチップの拡散プロセ
スでの歩留の高低は最終製造価格にかなりの影響を与え
メモリ容量が増加するにつれ、その影響はより大きくな
ることが予想される。従つてもし、半導体メモリの使用
者にとつて応用目的あるいは使用方法によつて必ずしも
全アドレスの機能動作が正常でなくても使用メモリ容量
に比して不良アドレス数が大幅に小さく、かつその不良
アドレスが事前に判明していることにより使用可能であ
るとすれば、従来は不良アドレス数など無関係に１アド
レスでも不良であるなら、その品物は、不良品扱ιルて
いた半導体メモリも使用できることになり実際上拡散プ
ロセスの良品歩留まりを高めることにつながり強いては
より低価格の半導体メモリを供給できる。本発明の目的
はかかる使用者により低価格の半導体メモリを提供でき
るような検査方法を提供することにある。
本発明によれば、不良アドレス数の大小により被測定メ
モリの良否を判定することを特徴とする半導体メモリの
検査方法が得られる。とくに本発明によれば半導体メモ
リを検査する方法において、被測定メモリの機能試験結
果より抽出した不フ良アドレスの位置を検査装置内の記
憶部に記憶しかつ不良アドレス数をカウントし、からか
じめレジスタにセットされている限界不良アドレス数と
被測定メモリの不良アドレス数とを比較し、被測定メモ
リの不良アドレス数が限界不良アドレス数５より大きい
か否かを比較回路により判断し、限界値を越えたものを
不良、越えてないものを良品とすることを特徴とする検
査方法が得られる。以下、本発明の検査方法の一実施例
を第１図のブロック図を参照にして具体的に説明する。
ある機能試験の、試験パターン発生以前にレジスタ１４
に限界アドレス数をセットしておき、マイクロプログラ
ムパターン発生器５より試験パターンを発生させ被測定
メモリ１（以後、ＭＵＴと称す）のｘアドレスデコーダ
３及びＹアドレスデコーダ４に試験すべき、アドレス情
報を与える。この時試験装置内のフェイル●バッファメ
モリ７のＸアドレスデコーダ９及びＹアドレスデコーダ
１０にもＭＵＴと対応したアドレス情報を印加し、ＭＵ
Ｔｌの出力信号とパターン発生器５より発生された期待
情報を良否判定回路６で比較し、もし一致しておればフ
ェイル・バッファメモリ７に対してはフェイル識別情報
の書き込み動作を行わず不一致ならば良否判定回路６よ
り発生した書込みパルス信号によりＭＵＴｌのアドレス
と対応するフェイル●バッファメモリ７のアドレスにフ
ェイル識別情報を書き込む。以上の動作を試験パターン
終了まで繰り返えし、パターン終了後フェイル・バッフ
ァメモリ７のｘアドレスデコーダ９及びＹアドレスデコ
ーダ１０にシーケンシャルアドレスカウンタ１１からア
ドレス信号を試験したＭＵＴｌのアドレス数と同数ダけ
発生させ、フエ，イル・バッファメモリ７を読み出し動
作させその出力信号が不良信号の時のみ不良数カウンタ
１２によりカウントし指定したアドレス数分読み出し動
作完了後レジスタ１４に事前にセットしておいた限界ア
ドレス数と上記カウンタ１２のカウントこ数とをカウン
ト数比較回路１３により比較し、カウント数が限界アド
レス数より大きければＭＵＴｌは不良、逆にカウント数
が等しいか小さければ良品とする。次に本発明の検査方
法により不良アドレスを保３有したメモリの一応用例を
第２図および第３図を参照して簡単に説明する。
モリの良否を判定することを特徴とする半導体メモリの
検査方法が得られる。とくに本発明によれば半導体メモ
リを検査する方法において、被測定メモリの機能試験結
果より抽出した不フ良アドレスの位置を検査装置内の記
憶部に記憶しかつ不良アドレス数をカウントし、からか
じめレジスタにセットされている限界不良アドレス数と
被測定メモリの不良アドレス数とを比較し、被測定メモ
リの不良アドレス数が限界不良アドレス数５より大きい
か否かを比較回路により判断し、限界値を越えたものを
不良、越えてないものを良品とすることを特徴とする検
査方法が得られる。以下、本発明の検査方法の一実施例
を第１図のブロック図を参照にして具体的に説明する。
ある機能試験の、試験パターン発生以前にレジスタ１４
に限界アドレス数をセットしておき、マイクロプログラ
ムパターン発生器５より試験パターンを発生させ被測定
メモリ１（以後、ＭＵＴと称す）のｘアドレスデコーダ
３及びＹアドレスデコーダ４に試験すべき、アドレス情
報を与える。この時試験装置内のフェイル●バッファメ
モリ７のＸアドレスデコーダ９及びＹアドレスデコーダ
１０にもＭＵＴと対応したアドレス情報を印加し、ＭＵ
Ｔｌの出力信号とパターン発生器５より発生された期待
情報を良否判定回路６で比較し、もし一致しておればフ
ェイル・バッファメモリ７に対してはフェイル識別情報
の書き込み動作を行わず不一致ならば良否判定回路６よ
り発生した書込みパルス信号によりＭＵＴｌのアドレス
と対応するフェイル●バッファメモリ７のアドレスにフ
ェイル識別情報を書き込む。以上の動作を試験パターン
終了まで繰り返えし、パターン終了後フェイル・バッフ
ァメモリ７のｘアドレスデコーダ９及びＹアドレスデコ
ーダ１０にシーケンシャルアドレスカウンタ１１からア
ドレス信号を試験したＭＵＴｌのアドレス数と同数ダけ
発生させ、フエ，イル・バッファメモリ７を読み出し動
作させその出力信号が不良信号の時のみ不良数カウンタ
１２によりカウントし指定したアドレス数分読み出し動
作完了後レジスタ１４に事前にセットしておいた限界ア
ドレス数と上記カウンタ１２のカウントこ数とをカウン
ト数比較回路１３により比較し、カウント数が限界アド
レス数より大きければＭＵＴｌは不良、逆にカウント数
が等しいか小さければ良品とする。次に本発明の検査方
法により不良アドレスを保３有したメモリの一応用例を
第２図および第３図を参照して簡単に説明する。
今６４Ｋワード×８ビットのメモリシステム１５を作ろ
うとした場合、もし４Ｋワード×１ビットのメモリ１６
を使用すると使用メモリ数は１２８個必要とするが（第
２図）、仮に１６ＫワードＸ１ビットのメモｌ川７（第
３図）を用いて、かつこのメモリ１７は本発明の検査方
法により検査し、１３Ｋワード以後に不良アドレスが散
在しているが良品と判定されていれば、このメモリ１７
は少なくとも？ワード×１ビットのメモリとして使用可
能であり、従つてメモリ１７を使用してメモリシステム
１５を作ろうとした場合第３図のようにフ使用メモリ数
は６４個で済むことになる。
うとした場合、もし４Ｋワード×１ビットのメモリ１６
を使用すると使用メモリ数は１２８個必要とするが（第
２図）、仮に１６ＫワードＸ１ビットのメモｌ川７（第
３図）を用いて、かつこのメモリ１７は本発明の検査方
法により検査し、１３Ｋワード以後に不良アドレスが散
在しているが良品と判定されていれば、このメモリ１７
は少なくとも？ワード×１ビットのメモリとして使用可
能であり、従つてメモリ１７を使用してメモリシステム
１５を作ろうとした場合第３図のようにフ使用メモリ数
は６４個で済むことになる。
（図中参照数字１８および１９で良アドレス部分および
不良アドレス部分を示しておく）これは第２図と第３図
とを比較してあきらかなようにプリント板の使用メモリ
の占有面積を小さくできる効果がありかつ・４Ｋメモリ
１６より、不良アドレス保有の１６Ｋメモリ１７の方が
安価であれば一層の効果が期待できる。上記の説明は一
応用例であるが他の応用例の開発により、本発明の検査
方法による効果は十分に考えられ、半導体メモリ全般に
適用できる。
不良アドレス部分を示しておく）これは第２図と第３図
とを比較してあきらかなようにプリント板の使用メモリ
の占有面積を小さくできる効果がありかつ・４Ｋメモリ
１６より、不良アドレス保有の１６Ｋメモリ１７の方が
安価であれば一層の効果が期待できる。上記の説明は一
応用例であるが他の応用例の開発により、本発明の検査
方法による効果は十分に考えられ、半導体メモリ全般に
適用できる。
第１図は本発明の検査方法を説明するブロック図。
第２図は祇ワード×１ビットの半導体メモリを用いた時
のメモリシステムの説明図、第３図は、１６Ｋワード×
１ビットの半導体メモリを用いた時のメモリシステムの
説明図。１は被測定半導体メモリ（ＭＵＴ）、２はメモ
リ・セル部、３はＸアドレスデコーダ、４はＹアドレス
デコーダ、５はマイクロプログラムパターン発生器、６
は良否判定回路、７はフェイル・バッファメモｌ八８は
メモリ●セル部、９はＸアドレスデコーダ、１０はＹア
ドレスデコーダ、１１はシーケンシャルアドレスカウン
タ、１２は不良数カウンタ、１３はカウント数比較回路
、１４は限界アドレス数レジスタ、１５はメモリシステ
ム、１６は４ＫワードＸ１ビットの半導体メモリ、１７
は１６Ｋワード×１ビットの半導体メモリ、１８は良ア
ドレス部分、１９は不良アドレス部分である。
のメモリシステムの説明図、第３図は、１６Ｋワード×
１ビットの半導体メモリを用いた時のメモリシステムの
説明図。１は被測定半導体メモリ（ＭＵＴ）、２はメモ
リ・セル部、３はＸアドレスデコーダ、４はＹアドレス
デコーダ、５はマイクロプログラムパターン発生器、６
は良否判定回路、７はフェイル・バッファメモｌ八８は
メモリ●セル部、９はＸアドレスデコーダ、１０はＹア
ドレスデコーダ、１１はシーケンシャルアドレスカウン
タ、１２は不良数カウンタ、１３はカウント数比較回路
、１４は限界アドレス数レジスタ、１５はメモリシステ
ム、１６は４ＫワードＸ１ビットの半導体メモリ、１７
は１６Ｋワード×１ビットの半導体メモリ、１８は良ア
ドレス部分、１９は不良アドレス部分である。
Claims (1)
- １ 半導体メモリを検査する方法において、被測定メモ
リの記憶容量と同等あるいはそれ以上の記憶部を用意し
、該記憶部をメモリセルの検査を行うためのメモリセル
を選択する選択信号によつて前記被テストメモリと並列
に選択し、不良セル検出時には該記憶部の対応するアド
レスに不良情報を書込む書き込ステップと、該書き込み
ステップ後前記記憶部の不良アドレス数をカウントし、
あらかじめレジストにセットされている限界不良アドレ
ス数と比較し、前記記憶部の不良アドレス数が限界不良
アドレス数より大きい分否かを比較し、該比較結果によ
り前記被テストメモリの良、不良を判定することを特徴
とする半導体メモリの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52114847A JPS6047679B2 (ja) | 1977-09-22 | 1977-09-22 | 半導体メモリの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52114847A JPS6047679B2 (ja) | 1977-09-22 | 1977-09-22 | 半導体メモリの検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5448130A JPS5448130A (en) | 1979-04-16 |
| JPS6047679B2 true JPS6047679B2 (ja) | 1985-10-23 |
Family
ID=14648187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52114847A Expired JPS6047679B2 (ja) | 1977-09-22 | 1977-09-22 | 半導体メモリの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047679B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614107B2 (ja) * | 1983-01-31 | 1994-02-23 | 株式会社東芝 | 大容量素子の欠陥検出装置 |
| JPS6243897A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 半導体メモリ |
| KR100914805B1 (ko) | 2001-12-18 | 2009-09-02 | 주식회사 아도반테스토 | 반도체 시험 장치 |
-
1977
- 1977-09-22 JP JP52114847A patent/JPS6047679B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5448130A (en) | 1979-04-16 |
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