JPS6048612A - 濾波器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、特に演算増幅器を構成素子としサンプリング
手法を用すた能動Ｆ波器に関するものである。

Ｐ波器の小型化を目的として、演算項１１９ｉ器を構成
素子とする能＃Ｐ波器の研究が盛んに行なわれている。

中でもＭＵＤ−ＬＳＩ製造技術の確立により発達したモ
ノリシックＩＣＦ波器として、サンプリング手法を用い
たスイッチ、ドーキャパシターフィルター（８ｗ１ｔｃ
ｈｅｄ−Ｃａｐａｃｉｔｏｒ　Ｆｉｌｔｅｒ。

以下、　ＳＣＦと称す）がある、　近年のアナログＭＯ
８回路の発達により、ＳＣＦはＭＯ８演算増幅器。

ＭＯ８スイッチ及び容量により構成されている。

従来のＳＣＦはモノリシックＩＣ化された利点がある一
方、ＩＣ受動ｐ波器に比べて雑音特性が悪いと言う欠点
がある。ＳＣＦの雑音特性を支配するのは、ＭＯ８演算
増幅器自体から発生する等価入力雑音である。ＭＵＳ演
算増幅器の雑音特性は、数十ｋＨｚ　までの低周波数領
域においては、周波数に反比例して減少する７リツカ雑
音が支配的であフ、高周波数領域においては、Ｍ（Ｊ８
）ランジスタのチャンネル抵抗による熱雑音が支配的で
あって雑音レベルは一定となる。

第１図に従来のＦ波器の回路ブロック図を、第２図に従
来の伝達装置である８ＣＦの基本構成であるＳＣ積分器
の一例をそれぞれ示す、第１図において、伝達装置であ
る８０Ｆ１は制御装置２の出力する制御クロックによ多
制御されている。第２図ＶＣおいて、ＭＯＳスイッチ４
の一端奮もってＳＣ積分器の入力端３とし、残る一端は
ＭＯＳスイッチ５の一端に接続されるとともに、サンプ
リング容量６の一端に接続され、サンプリング容量６の
残る一端は接地されている。ＭＯ８スイ、チ５の残る一
端は積分容量７の一端に接続されるとともに演算増幅器
８の逆相入力に接続されている。演算増幅器８の正相人
力は接地されている。演算増幅器８の出力は積分容量７
の残る一端に接続されるとともにＳＣ積分器の出力端９
となる。ここで、ＭＯＳスイッチ４及び５は第１図の制
御装置２から出力される互いに重なり合わない２相クロ
ツクにより各々制御されており、ＭＯ８スイ、チ４がオ
ン、Ｍ（ＪＳスイッチ５がオフするある時刻において、
入力端３に印加された入力信号？サンプリング容量６に
よりサンプリングし、次にＭＯＳスイッチ４がオフ、Ｍ
ＯＳスイッチ５がオンとなる時刻（Ｔｎ）において、サ
ンプリング信号ｉＭＯＳ演算増幅器８の逆相入力へ転送
する。この時、積分容量７全介して、時刻（Ｔｎ−□）
のＭＯＢ演算増幅器８の出力が逆相人力に帰還されてい
るが、この帰還信号にはＭＵＳ演算増幅器８から発生し
た雑音信号が付加されている。上記動作を周期的に繰シ
返えすＳＣ積分器全基本構成とする従来の５ＣＦ１（第
１図）においては、ＳＣ積分器の構成数だけＭＯ８演算
増幅器の雑音信号が相乗されて能動戸波器から出力され
ると言う欠点がある・本発明の目的は、ＭＯ８演算増幅
器から発生する等価入力雑音をキャンセル又は抑制して
雑音レベルの小さな能動Ｆ波器を提供することにある。

次に不発明を実施例に従い、図面を用いて説明する。

第３図は、本発明の一実施例の回路ブロック図であり、
多重化装置１０．伝達装置１１．再生装置工２及び制御
装置１３によシ構成され、制御装置１３は各装置１０−
１２に制御クロックを供給する。多重化装置１００入力
を信号入力端とし、この多重化装置１０の出力は伝達装
置１１の入力に接続される。伝達装置１１の出力は再生
襞置工２の入力に接続され、再生装置１２の出力をもっ
てイＪ号出力端として沖波器を構成している。

本実施例のＦ波器を構成する多重化装置１ｏの一実施例
を第４図に示す、すなわち、多重化装置１０は、それぞ
れ少なくとも一つのＭＯＳ）ランジスタで構成されるＭ
Ｕ８スイッチ１５及び１６を有し、ＭＯＳスイッチ１５
の一端をもって多重化装置１０の入力端子１４とする。

ＭＯＳスイ。

チ１５の残る一端はＭＯＳスイッチ１６の一端と接続す
るとともに多重化装置１０の出力端１７とする。ＭＯＳ
スイッチ１６の残る一端は接地されている。ＭＯＳスイ
ッチ１５及び１６は、制御装置１３から出力される互い
に重な力合わない第１の２相クロツク（第７図に示すφ
１．φ、）で制御され、ＭＯＳスイッチ１５がオン、Ｍ
ＯＳスイッチ１６がオフなる区間（以下、区間Ｉと称−
ｊ−）においては、入力端１４に印加された信号（第８
図に示す信号Ａ）ｆ、出力端１７に出力する。ＭＯＳス
イッチ１５がオフ、ＭＯＳスイッチ１６がオンとなる区
間（以下、区間■と称す）においては、出力端１７に接
地電位を出力する。上記動作全周期的に繰り返えし、多
重化信号（第８図に示′ｊ債号Ｂ）を出力する。

次に、第３図で示した伝達装置１１である８０Ｆの基本
構成であるＳＣ積分器を第５図に示す、ＳＣ積分器は、
それぞれ少なくとも一つのＭＯｓトランジスタで構成さ
れるＭ（ＪＳスイッチ１９，２０゜２４お↓び２５、サ
ンプリング容量２１．積分容量２２，２３、ならびにＭ
Ｏ８演算増幅器２６で構成される。ＭＯＳスイッチ１９
の一端をもって８Ｃ積分器の入力端１８とし、残る一端
はＭＯＳスイ、チ２０の一端と接続されるとともにサン
プリング容量２１の一端に接続されている。サンプリン
グ容量２１の残る一端は接地されている。

ＭＵ８スイ、チ２０の残る一端は、二つの積分容量２２
及び２３の各々の一端と接続されるとともに、ＭＯＢ演
算増幅器２６の逆相入力に接続される。ＭＵＳ演算増幅
器２６の正相入力は接地されている。積分容量２２の残
る一端はＭＯＳスイッチ２４の一端に、積分容量２３の
残る一端はＭＯＳスイッチ２５の一端に各々接続され、
ＭＯＳスイッチ２４及び２５の各々の残る一端は互いに
接続されるとともにＭＯ８演算増幅器２６の出力と接続
され、これをＳＣ積分器の出力端２７とする・ここで、
ＭＵＳス・イッチ２４及び２５は、制御装置１１３から
出力される互いに重なり合わない第１の２相クロツク（
第７図に示すφ１．φ１、これらは第４図のスイッチ１
５．１６’に制御するクロ、りと同じである）により制
御され、ＭＯＳスイッチ１９及び２０は、制御装置１３
から出力されるクロックでありて、第１の２相クロツク
の２倍の周波数を持ちかつ互いに重なり合わない第２の
２相クロツク（第７図で示すφ３．φ４　）で制御され
ている。

多重化装ｆＩＬ１０の出力信号（第８図で示す信号Ｂ）
の区間工において、ＭＯＳスイッチ２４がオン、ＭＯＳ
スイッチ２５がオフとなフ、積分容量２２により、Ｍυ
Ｓ＠算増幅器２６の帰還経路が構成されｉ区間Ｈにおい
ては、ＭＯＳスイッチ２４がオフ、ＭＯＳスイッチ２５
がオンとなり。

積分容量２３によシ、ＭＯ８演算増幅器２６の帰還経路
が構成される。また、区間Ｉ及び区間■の各々の区間に
おいて、ＭＯＳスイッチ１９がオン。

ＭＯＳスイッチ２０がオフなる区間（以下サンプリング
区間と称す）及びＭＯＳスイッチ１９がオフ、ＭＯＳス
イッチ２０がオンなる区間（以下転送区間と称す）を−
往復する。

ここで、ある時刻の区間■において、入力信号全サンプ
リング区間でサンプリング容量２１により、サンプリン
グし、転送区間でサンプリングした入力信号をＭＵＳ演
算増幅器２６の逆相入力へ転送する。この時刻の区間Ｉ
ＫおけるＭＯ８演算増幅器２６の出力レベルは、積分容
量２２に保持される６次に、区間■においては、ＭＯＳ
スイ。

チ２４は、オフ状態となりて積分容量２２による帰還経
路が遮断されるため、積分容量２２の保持する信号レベ
ルは変化しない。次の時刻の区間Ｉにおいても、サンプ
リング区間、転送区間と前記の動作を繰ル返すが、この
時積分容Ｍ２２による帰還信号は、積分容量２２の保持
する信号、即ち前の時刻の区間ＩにおけるＭＵＳ演算増
幅器２６の出力信号でおる。上記の動作は、従来のＳＣ
積分器の動作と何ら変りはなく、本発明によるＳＣ積分
器の信号伝達特性は従来のＳＣ積分器の信号伝達特性と
全く同じである１区間■におけるＳＣ積分器の出力信号
は、人力信号が接地電位であるため、ＭＵ８演算増幅器
２６自体から発生する雑音信号そのものであることは言
うまでもなｔｎ。

上記動作を周期的に繰り返す第５図で示したＳＣ積分器
の出力は、第８図の信号Ｃで示すように、区間Ｉにおい
ては、入力信号にＭＯ８演算増幅器２６自体から発生し
た雑音信号が付加されたものであη、区間Ｂにおいては
、ＭＵＳ演算増幅器２６自体から発生した雑音信号であ
る。

次に、第３図で示した再生装置１２の一実施例を第６図
に示す、すなわち、再生装置１２は、それぞれ少なくと
も一つのＭＵＳ）ランジスタで構成されるＭＯＳスイ、
チ２９及び３０．保持容量３１及び３２、ならびに減算
器３３で構生されている。ＭＯＳスイ、チ２９及び３ｏ
の谷々の一端を互いに接続するとともに再生装置１２の
入力端２８とする。ＭＯＳスイ、チ２９の残る一端は保
持容量３１の一端に接続されるとともに、減算器３３の
加算入力に接続される。保持容量３１の残る一端は接地
される。ＭＯ８スイ、チ３０の残る一端は、保持容量３
２の一端と接続されるとともに、減算器３３の減算入力
に接続される。保持容！１３２の残る一端は接地される
。減算器３３の出力をもって再生装ｆｌ１２の出力端３
４とする。

ここで、ＭＵＳスイ、チ２９及び３０は、制御装置１３
から出力される第１の２相クロ、り（第７図に示すφ１
．φ意　）で制御され、区間Ｉにおいては、ＭＯＳスイ
ッチ２９がオン、ＭＯＳスイッチ３０がオフとなシ、入
力端２８から入力信号全減算器３３の加算入力に入力す
るとともに保持容１ｔ３１に保持する０区間■において
は、ＭＯＳスイッチ２９がオフ、ＭＯＳスイ、チ３０が
オンとなり、入力偏量減算器３３の減算入力に入力する
とともに保持容量３２に保持する。上記の動作全周期的
に繰り返えすことにより、ある時刻の区間Ｉ及び区間■
において、区間ｌでは、その区間■の出力信号レベルか
ら前の時刻における区間■の出力信号レベル差し引いた
信号を、区間■では、その前の区間Ｉの出力信号レベル
からその区間■８に示す信号Ｄｔ−出力する。即ち、Ｍ
Ｕ８演算増幅器２６が発生する雑音信号の付加された出
力信号から該雑音信号を差し引いた伝達信号のみを出力
信号とすることができる・ 以上説明したように、本発明によれば、従来のモノリシ
、りＩＣ化と言う利点を生かし、かつＭＵＳ演算増幅器
自体から発生する等価入力雑音をキャンセルした雑音レ
ベルの小さい能動ｐ波器を得ることができる。そして、
本発明による能動Ｐ波器の数波数特性は、第５図で示し
たＭＯＳスイッチ１９．２０およびサンプリング容量で
なる抵抗成分と積分容量２２とで決定され、所定の周波
数特性を得るために、第５図で示したＳＣ積分器を複数
段用いてもよいこと紘明らかである。

上記実施例では、第４図で示したＭＯＳスイッチ１６の
一端ｔ−接地しているが、これに基準電位を供給し得る
ものであり、また、減算回路３３の２つの入力は交換し
得る。演算増幅器２６はバイポーラトランジスタでも構
成し得、各スイッチもＭＯＳトランジスタ構成に限定さ
れない。

【図面の簡単な説明】

第１図は従来の能動Ｆ波器の回路プロ、り図、第２図は
従来の伝達装置であるＳＣＦの基本構成となるＳＣ積分
器を示す回路図、第３図は本発明の一実施例を示す能動
Ｆ波器のプロ、り因、第４図乃至第６図は第３図で示し
た能動Ｐ波器を構成する各ブロック図の具体的構成の一
例を示す回路図、第７図は制御クロックのタイムチャー
ト、第８図は８２図で示した能動ｐ波器の各段の出力信
号波形図である。 １・・・・・・伝達装置、２・山・・制御装置、３・山
・・ＳＣ積分器の入力端子、４．５・・・・・・ＭＯＳ
スイ、チ、６・・・・・・サンプリング容量、７・・・
・・・積分容量％８・・・・・・ＭＵＳ演算増幅器、９
・・・・・・ＳＣ積分器の入力端子、１０・・・・・・
多重化装置、１１・・・・・・伝達装置、１２・・・・
・・再生装置、１３・・・・・・制御装置、１４・・・
・・・多重化装置の入力端子、１５．１６・・中・ＭＵ
Ｓスイッチ、１７・・・・・・多重化装置の出力端子、
１８・・・・・・ＳＣ積分器の入力端子、１９．２０・
旧・・ＭＯＳスイ、チ、２１・・・・・・サンプリング
容量、２２．２３・・・・・・積分容量、２４．２５・
・・・・・ＭＯＢスイ、チ。 ２６・・・・・・ＭＯ８演算増幅器、２７・・・・・・
ＳＣ積分器の出力端子、２８・・・・・・再生装置の入
力端子、２９゜３０・・・・・・ＭＵ８スイ、チ％３１
−３２・川・・保持容量、３３・・・・・・減算器、３
４・川・・再生装置の出方端子。

Claims (1)

【特許請求の範囲】
1. 第１のタイミングで入力信号に応じた信号を、第２のタ
   イミングで基準電圧をそれぞれ出力する第１の回路手段
   と、演算増幅器ならびに該演算増幅器に対して設けられ
   た第１および第２の帰還回路を含んで構成された積分回
   路を有し、前記第１のタイミングに応答して前記第１の
   帰還回路を活性化した状態で前記１１号を前ｎＣ演算増
   幅回路の入力に受け、前記第２のタイミングに応答して
   前記第２の帰還回路を活性化した状態で前記基準電圧を
   前記演算増幅回路の入力に受ける第２の回路手段と、第
   １および第２の入力端をもつ減算回路ならびに第１およ
   び第２の信号保持手段金有し、前記第１のタイミングに
   応答して前記積分回路の出力を前記第１の信号保持手段
   で保持すると共に前記減算回路の第１の入力端に受け、
   前記第２のタイミングに応答して前記積分回路の出力を
   前記第２の信号保持手段で保持すると共に前記減算回路
   の第２の入力端に受ける第３の回路手段とを有すること
   を特徴とするｐ波器。