JPS6048618A - 周波数シンセサイザ回路 - Google Patents
周波数シンセサイザ回路Info
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- JPS6048618A JPS6048618A JP58157444A JP15744483A JPS6048618A JP S6048618 A JPS6048618 A JP S6048618A JP 58157444 A JP58157444 A JP 58157444A JP 15744483 A JP15744483 A JP 15744483A JP S6048618 A JPS6048618 A JP S6048618A
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- frequency
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- control
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、通信機器の周波数源として適する周波数シン
セサイザ回路の改良に関する。特に、指定周波数の切換
が高速に行われる周波数シンセサイザ回路に関するもの
である。
セサイザ回路の改良に関する。特に、指定周波数の切換
が高速に行われる周波数シンセサイザ回路に関するもの
である。
通信周波数を通信の都度指定変更して使用する通信装置
では、その周波数源として位相同期形の周波数シソセサ
イザ回路が広く使用されている。
では、その周波数源として位相同期形の周波数シソセサ
イザ回路が広く使用されている。
第１図にこのための従来例回路を示す。第１図で端子１
は周波数指定信号の入力端子であり、端子２は出力信号
端子である。水晶などの安定な素子により制御された基
準発振回路３の出力は位相比較回路４の一方の入力に与
えられ、その位相比較回路４の出力信号は低域濾波器５
を介して電圧制御発振回路６の制御入力に印加される。
は周波数指定信号の入力端子であり、端子２は出力信号
端子である。水晶などの安定な素子により制御された基
準発振回路３の出力は位相比較回路４の一方の入力に与
えられ、その位相比較回路４の出力信号は低域濾波器５
を介して電圧制御発振回路６の制御入力に印加される。
電圧制御発振回路６の出力は出力端子２に与えられると
ともに分岐されて、分周回路７に導かれＮ分の１に分周
されて位相比較回路４の他方の入力に与えられる。分周
回路７の分周比は端子１に与えられる周波数指定信号に
応じて制御回路８により切替え制御される。
ともに分岐されて、分周回路７に導かれＮ分の１に分周
されて位相比較回路４の他方の入力に与えられる。分周
回路７の分周比は端子１に与えられる周波数指定信号に
応じて制御回路８により切替え制御される。
このような回路は、基準発振回路３の出力信号に同期す
る位相制御ループが構成されて、出力周波数の安定度を
極めて高くすることができる。また、基準発振回路３の
出力周波数をｆｏとすると、電圧制御発振回路６の出力
周波数ｆは、ｆ −Ｎ ｆ ｏ ・・・・・・（１）と
なるので、分周比Ｎを変更することにより基準周波数ｒ
ｏの整数倍の出力周波数を得ることができる優れた特長
があり、移動無線通信装置の周波数源として広く使用さ
れている。
る位相制御ループが構成されて、出力周波数の安定度を
極めて高くすることができる。また、基準発振回路３の
出力周波数をｆｏとすると、電圧制御発振回路６の出力
周波数ｆは、ｆ −Ｎ ｆ ｏ ・・・・・・（１）と
なるので、分周比Ｎを変更することにより基準周波数ｒ
ｏの整数倍の出力周波数を得ることができる優れた特長
があり、移動無線通信装置の周波数源として広く使用さ
れている。
しかし、電圧制御発振回路６の電圧−周波数特性は第２
図に例示するような特性であって、出力周波数に応じて
その制御入力電圧を大きく変化させなければならない。
図に例示するような特性であって、出力周波数に応じて
その制御入力電圧を大きく変化させなければならない。
すなわち指定周波数を変更することによりこの位相制御
ループに大きい外乱を与えることになる。しかも、電圧
制御発振回路６の制御入力の回路には低域濾波器６が挿
入されるなど、この位相同期ループの制御時定数はかな
り大きく設定されているので、分周回路７が分周比を変
更しても、電圧制御発振回路６の入力制御電圧が変化す
るまでには、この制御時定数に相当する時間を要するこ
とになる。この制御時定数はループの制御特性を安定に
するために別の要因で定まるものであって、ある程度の
大きい制御時定数を設定することが必要であり、これを
単純に短く設定することはできない。したがって、指定
される通信周波数を頻繁にかつ高速に変更するような、
多数の加入者が少ないチャンネルを共用する移動無線通
信装置では、周波数の変更のために要する時間が長くな
って、スムーズな周波数制御が実行できなくなる欠点が
あった。
ループに大きい外乱を与えることになる。しかも、電圧
制御発振回路６の制御入力の回路には低域濾波器６が挿
入されるなど、この位相同期ループの制御時定数はかな
り大きく設定されているので、分周回路７が分周比を変
更しても、電圧制御発振回路６の入力制御電圧が変化す
るまでには、この制御時定数に相当する時間を要するこ
とになる。この制御時定数はループの制御特性を安定に
するために別の要因で定まるものであって、ある程度の
大きい制御時定数を設定することが必要であり、これを
単純に短く設定することはできない。したがって、指定
される通信周波数を頻繁にかつ高速に変更するような、
多数の加入者が少ないチャンネルを共用する移動無線通
信装置では、周波数の変更のために要する時間が長くな
って、スムーズな周波数制御が実行できなくなる欠点が
あった。
本発明はこれを改良するもので、出力周波数の変更を高
速に行うことができる周波数シンセサイザ回路を提供す
ることを目的とする。
速に行うことができる周波数シンセサイザ回路を提供す
ることを目的とする。
本発明の回路は、位相同期ループとは別に、指定された
周波数に応じて電圧制御発振回路の制御電圧を固定的に
発生ずる制御電圧発生手段を設け、この手段の出力電圧
を位相同期ループの制御電圧に加算して電圧制御発振回
路の制御入力に与えるように構成されたことを特徴とす
る。
周波数に応じて電圧制御発振回路の制御電圧を固定的に
発生ずる制御電圧発生手段を設け、この手段の出力電圧
を位相同期ループの制御電圧に加算して電圧制御発振回
路の制御入力に与えるように構成されたことを特徴とす
る。
さらに具体的には、上記制御電圧発生手段は、指定され
た周波数に対応するアドレスの指定信号を発生するアド
レス制御回路と、このアドレス制御回路の出力をアドレ
ス入力とし、上記指定された周波数に対応するアドレス
に電圧制御発振回路のその周波数に対応する制御電圧の
近僚値がディジタル信号で記録された続出専用メモリと
、この続出専用メモリの出力ディジタル信号をアナログ
信号に変換するディジタル・アナログ変換回路（以下ｒ
ＤＡ変換回路」という。）とを含む構成とすることがで
きる。
た周波数に対応するアドレスの指定信号を発生するアド
レス制御回路と、このアドレス制御回路の出力をアドレ
ス入力とし、上記指定された周波数に対応するアドレス
に電圧制御発振回路のその周波数に対応する制御電圧の
近僚値がディジタル信号で記録された続出専用メモリと
、この続出専用メモリの出力ディジタル信号をアナログ
信号に変換するディジタル・アナログ変換回路（以下ｒ
ＤＡ変換回路」という。）とを含む構成とすることがで
きる。
第３図は本発明実施例回路のブロック構成図である。端
子１は周波数指定信号の入力端子であり、端子２は出力
信号端子である。水晶により制御された発振周波数の安
定な基準発振回路３の出力は位相比較回路４の一方の入
力に与えられ、その位相比較回路４の出力信号は低域濾
波器５を介して電圧制御発振回路６の制御入力に印加さ
れる。電圧制御発振回路６の出力は出力端子２に与えら
れるとともに分岐されて、分周回路７に導かれＮ分の１
に分周されて位相比較回路４の他方の入力に与えられる
。分周回路７の分周比は端子１に与えられる周波数指定
信号に応じて制御回路８により切替え制御される。
子１は周波数指定信号の入力端子であり、端子２は出力
信号端子である。水晶により制御された発振周波数の安
定な基準発振回路３の出力は位相比較回路４の一方の入
力に与えられ、その位相比較回路４の出力信号は低域濾
波器５を介して電圧制御発振回路６の制御入力に印加さ
れる。電圧制御発振回路６の出力は出力端子２に与えら
れるとともに分岐されて、分周回路７に導かれＮ分の１
に分周されて位相比較回路４の他方の入力に与えられる
。分周回路７の分周比は端子１に与えられる周波数指定
信号に応じて制御回路８により切替え制御される。
ここで本発明の特徴とするところは、低域濾波器５の出
力と電圧制御発振回路６の制御入力との間に電圧加算回
路９を設け、指定周波数に対応する電圧制御発振回路６
の制御電圧をループ制御電圧に加えて直接印加するよう
に構成されたところにある。このための回路は、周波数
指定信号の入力する端子ｌの信号によりアドレス指定信
号を発生するアドレス制御回路１０と、このアドレス制
御回路の出力をアドレス入力とする読出専用メモリ１１
と、この読出専用メモリ１】の出力信号をアナログ信号
に変換するＤＡ変換回路１２とを備え、このＤＡ変換回
路１２の出力アナログ信号を電圧制御発振回路６の制御
入力に加算するように構成される。
力と電圧制御発振回路６の制御入力との間に電圧加算回
路９を設け、指定周波数に対応する電圧制御発振回路６
の制御電圧をループ制御電圧に加えて直接印加するよう
に構成されたところにある。このための回路は、周波数
指定信号の入力する端子ｌの信号によりアドレス指定信
号を発生するアドレス制御回路１０と、このアドレス制
御回路の出力をアドレス入力とする読出専用メモリ１１
と、この読出専用メモリ１】の出力信号をアナログ信号
に変換するＤＡ変換回路１２とを備え、このＤＡ変換回
路１２の出力アナログ信号を電圧制御発振回路６の制御
入力に加算するように構成される。
この続出専用メモ１月１には、入力端子ｌから指定され
た周波数に対応するアドレスに電圧制御発振回路のその
周波数に対応する制御電圧の近似値が、あらかじめディ
ジタル信号の制御電圧指定コードとして記録されている
。表はこの実施例装置の制御電圧と制御電圧指定コード
との対応を示す。
た周波数に対応するアドレスに電圧制御発振回路のその
周波数に対応する制御電圧の近似値が、あらかじめディ
ジタル信号の制御電圧指定コードとして記録されている
。表はこの実施例装置の制御電圧と制御電圧指定コード
との対応を示す。
例えば、周波数１１を指定する制御電圧指定コードｌ；
ｌ：ｒｏ００１０１Ｊであ’ｌ、周波数ｆ ２ ’ｃｔ
ｒ１定する制御電圧指定コードはｒｏｏｌ、ｏｏｏＪで
ある。
ｌ：ｒｏ００１０１Ｊであ’ｌ、周波数ｆ ２ ’ｃｔ
ｒ１定する制御電圧指定コードはｒｏｏｌ、ｏｏｏＪで
ある。
このように構成された回路の動作を説明すると、いま入
力端子１に周波数指定入力が印加されると、制御回路８
は従来例回路と同様に分周回路７に対応する分周比を与
えるとともに、アドレス制御回路１０ばその周波数指定
入力に対応する続出専用メモリＩＩのアドレス信号を与
えて、制御電圧指定コードを読出専用メモリ１１から読
出す。この制御電圧指定コードはＤＡ変換回路１２で直
流電圧に変換されて、電圧加算回路９で電圧制御発振回
路６の制御電圧に加算される。これらの動作はすべてデ
ィジタル信号処理であり極めて短時間に実行することが
できる。したがって、電圧制御発振回路６はただちに指
定された周波数の出力信号を送出することになる。位相
同期ループはＤＡ変換回路Ｉ２から与えられる直流電圧
のわずかなずれを補償してループ制御を行うことになる
。電源電圧変動、温度変動その他の外乱による出力周波
数の変動は、このループ制御によりひきつづき補償され
て、出力周波数は基準発振回路３の出力周波数に基づい
て安定に制御される。すなわち本発明の回路では、位相
同期ループが補償する制御量は指定周波数が変更されて
も原則的に変化しない。したがって、本発明の回路では
、指定周波数の変更による制御ループ安定までの時間は
、従来例回路に比べて極めて短くなる。
力端子１に周波数指定入力が印加されると、制御回路８
は従来例回路と同様に分周回路７に対応する分周比を与
えるとともに、アドレス制御回路１０ばその周波数指定
入力に対応する続出専用メモリＩＩのアドレス信号を与
えて、制御電圧指定コードを読出専用メモリ１１から読
出す。この制御電圧指定コードはＤＡ変換回路１２で直
流電圧に変換されて、電圧加算回路９で電圧制御発振回
路６の制御電圧に加算される。これらの動作はすべてデ
ィジタル信号処理であり極めて短時間に実行することが
できる。したがって、電圧制御発振回路６はただちに指
定された周波数の出力信号を送出することになる。位相
同期ループはＤＡ変換回路Ｉ２から与えられる直流電圧
のわずかなずれを補償してループ制御を行うことになる
。電源電圧変動、温度変動その他の外乱による出力周波
数の変動は、このループ制御によりひきつづき補償され
て、出力周波数は基準発振回路３の出力周波数に基づい
て安定に制御される。すなわち本発明の回路では、位相
同期ループが補償する制御量は指定周波数が変更されて
も原則的に変化しない。したがって、本発明の回路では
、指定周波数の変更による制御ループ安定までの時間は
、従来例回路に比べて極めて短くなる。
以上説明したように、本発明の周波数シンセサイザ回路
は、従来の位相同期ループに加えて周波数変更に伴い制
御電圧を高速に発生する手段を設け、その発生した制御
電圧をを制御ループにフィードホワード結合する回路で
ある。したがって、上記実施例回路に説明の制御電圧発
生手段は、この構成によらなくともそのほかの構成によ
っても同様に実施することができる。
は、従来の位相同期ループに加えて周波数変更に伴い制
御電圧を高速に発生する手段を設け、その発生した制御
電圧をを制御ループにフィードホワード結合する回路で
ある。したがって、上記実施例回路に説明の制御電圧発
生手段は、この構成によらなくともそのほかの構成によ
っても同様に実施することができる。
以上説明したように、本発明によれば指定周波数の変更
に伴い、出力に新しい指定周波数が送出されるまでの時
間は、位相同期ループの制御時定数とは無関係に、極め
て短い時間に短縮された周波数シンセサイザ回路が得ら
れる。本発明の回路は、多数の加入者が少ない周波数チ
ャンネルを共用し、指定周波数の変更切替えを高速に行
う必要がある移動無線通信方式に実施すれば、交換接続
のための所要時間が短縮されて極めて大きい効果がある
。
に伴い、出力に新しい指定周波数が送出されるまでの時
間は、位相同期ループの制御時定数とは無関係に、極め
て短い時間に短縮された周波数シンセサイザ回路が得ら
れる。本発明の回路は、多数の加入者が少ない周波数チ
ャンネルを共用し、指定周波数の変更切替えを高速に行
う必要がある移動無線通信方式に実施すれば、交換接続
のための所要時間が短縮されて極めて大きい効果がある
。
第１図は従来例回路のブロック構成図。
第２図は電圧制御発振回路の特性図。
第３図は本発明実施例回路のブロック構成図。
１・・・指定周波数の信号が入力する端子、２・・・出
力周波数信号の端子、３・・・基準発振回路、４・・・
位相比較回路、５・・・濾波器、６・・・電圧制御発振
回路、７・・・分周回路、８・・・制御回路、９・・・
電圧加算回路、１０・・・アドレス指定回路、１１・・
・続出専用メモリ、１２・・・ディジタル・アナログ変
換回路（ＤＡ変換回路）。 特許出願人 日本電信電話公社 代理人弁理士 井 出 直 孝 第 １ Ｍ 尾 ２ 図 尾 ３図 第１頁の続き ＠発明者 中 １） 忠 明 横須賀市武１丁１通信研
究所内
力周波数信号の端子、３・・・基準発振回路、４・・・
位相比較回路、５・・・濾波器、６・・・電圧制御発振
回路、７・・・分周回路、８・・・制御回路、９・・・
電圧加算回路、１０・・・アドレス指定回路、１１・・
・続出専用メモリ、１２・・・ディジタル・アナログ変
換回路（ＤＡ変換回路）。 特許出願人 日本電信電話公社 代理人弁理士 井 出 直 孝 第 １ Ｍ 尾 ２ 図 尾 ３図 第１頁の続き ＠発明者 中 １） 忠 明 横須賀市武１丁１通信研
究所内
Claims (1)
- 【特許請求の範囲】 （１１基準発振回路と、 この基準発振回路の出力を一方の入力とする位相比較回
路と、 この位相比較回路の出力信号が通過する濾波器と、 この濾波器の出力信号を制御入力とする電圧制御発振回
路と、 この電圧制御発振回路の出力周波数を指定された周波数
に対応する分周比で分周して上記位相比較回路の他方の
入力に与える分周回路とを備えた位相同期形の周波数シ
ンセサイザ回路において、 上記指定された周波数に対応する上記電圧制御発振回路
の制御電圧の近似値を発生ずる制御電圧発生手段を備え
、 この手段の出力電圧を上記電圧制御発振回路の制御電圧
に加算するように構成されたことを特徴とする周波数ジ
ンセザイザ回路。 （２） 制御電圧発生手段は、 上記指定された周波数に対応するアドレスの指定信号を
発生するアドレス制御回路と、このアドレス制御回路の
出力をアト１／ス入力とし、上記指定された周波数に対
応するアドレスに上記電圧制御発振回路のその周波数に
対応する制御電圧の近似値がディジタル信号で記録され
た続出専用メモリと、 この続出専用メモリの出力ディジタル信号をアナログ信
号に変換するディジタル・アナログ変換回路と を含む特許請求の範囲第（１）項に記載の周波数シンセ
サイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157444A JPS6048618A (ja) | 1983-08-29 | 1983-08-29 | 周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157444A JPS6048618A (ja) | 1983-08-29 | 1983-08-29 | 周波数シンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048618A true JPS6048618A (ja) | 1985-03-16 |
Family
ID=15649786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157444A Pending JPS6048618A (ja) | 1983-08-29 | 1983-08-29 | 周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048618A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146020A (ja) * | 1985-12-20 | 1987-06-30 | Yokogawa Medical Syst Ltd | Ｐｌｌ周波数シンセサイザ |
| JPS62181525A (ja) * | 1986-02-05 | 1987-08-08 | Yokogawa Electric Corp | 信号発生回路 |
| JPS6432537A (en) * | 1987-07-28 | 1989-02-02 | Fujitsu Ten Ltd | Pll receiver |
| JPH01144726A (ja) * | 1987-11-30 | 1989-06-07 | Japan Radio Co Ltd | 周波数シンセサイザ |
| JPH01105227U (ja) * | 1987-12-29 | 1989-07-14 | ||
| EP0373750A3 (en) * | 1988-12-16 | 1991-05-29 | Tektronix Inc. | Phase-offset signal generator |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50155115A (ja) * | 1974-06-03 | 1975-12-15 | ||
| JPS5536656B1 (ja) * | 1970-03-25 | 1980-09-22 | ||
| JPS5843044B2 (ja) * | 1980-12-16 | 1983-09-24 | 川辺農研産業株式会社 | 長いもの栽培方法 |
-
1983
- 1983-08-29 JP JP58157444A patent/JPS6048618A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536656B1 (ja) * | 1970-03-25 | 1980-09-22 | ||
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| JPH01105227U (ja) * | 1987-12-29 | 1989-07-14 | ||
| EP0373750A3 (en) * | 1988-12-16 | 1991-05-29 | Tektronix Inc. | Phase-offset signal generator |
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