JPS6048837B2 - センスアンプ入力電圧制御回路 - Google Patents
センスアンプ入力電圧制御回路Info
- Publication number
- JPS6048837B2 JPS6048837B2 JP56065216A JP6521681A JPS6048837B2 JP S6048837 B2 JPS6048837 B2 JP S6048837B2 JP 56065216 A JP56065216 A JP 56065216A JP 6521681 A JP6521681 A JP 6521681A JP S6048837 B2 JPS6048837 B2 JP S6048837B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- potential
- sense amplifier
- sense
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 32
- 239000011159 matrix material Substances 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 11
- 230000007423 decrease Effects 0.000 description 6
- 230000001052 transient effect Effects 0.000 description 5
- 230000005055 memory storage Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】
この発明は、大容量および高速性にすぐれたＲＯＭ用セ
ンスアンプ回路への入力信号レベルの電圧振幅を押える
ようにしたセンスアンプ入力電圧制御回路に関する。
ンスアンプ回路への入力信号レベルの電圧振幅を押える
ようにしたセンスアンプ入力電圧制御回路に関する。
近年、メモリはますます大容量化、高性能化の方向をた
どり、マスクＲＯＭ）ＰＲＯＭなどのＲＯＭ関連につい
ても例外ではない。
どり、マスクＲＯＭ）ＰＲＯＭなどのＲＯＭ関連につい
ても例外ではない。
現在、１２８にビットあるいは２５６にビットレベルの
ＲＯＭの実用化が押し進められているが、ＲＯＭの大容
量化にともない特に重要になつてくるのが、メモリマト
リックスからの信号をコントロールし、増幅するセンス
アンプの特性向上に関する問題である。第１図は従来の
メモリマトリックスとセンスアンプとの接続概念図であ
り、第２図はその具体的な回路図である。
ＲＯＭの実用化が押し進められているが、ＲＯＭの大容
量化にともない特に重要になつてくるのが、メモリマト
リックスからの信号をコントロールし、増幅するセンス
アンプの特性向上に関する問題である。第１図は従来の
メモリマトリックスとセンスアンプとの接続概念図であ
り、第２図はその具体的な回路図である。
この第１図および第２図の両図において、メモリマトリ
ックス１はｉ行のＸラインとｊ列のＹラインとよりなる
ｉＸｊ構成のメモリ貯蔵部である。Ｘ、〜Ｘｉまでの行
ラインはそれぞれトランジスタＱ、、〜Ｑｊ、からトラ
ンジスタＱ、ｊ−Ｑｉｊまでのｉ個のトランジスタのゲ
ートに入力し、Ｙ、〜Ｙｊまでの列ラインはそれぞれト
ランジスタＱ１１〜ＱｆｌあるいはトランジスタＱｌｊ
−Ｑｉｊのドレイン同志Ｊの結合点に対するトランスフ
ァトランジスタＱＩＭからＱｊＭまでのｊ個のトランジ
スタのゲートに入力している。
ックス１はｉ行のＸラインとｊ列のＹラインとよりなる
ｉＸｊ構成のメモリ貯蔵部である。Ｘ、〜Ｘｉまでの行
ラインはそれぞれトランジスタＱ、、〜Ｑｊ、からトラ
ンジスタＱ、ｊ−Ｑｉｊまでのｉ個のトランジスタのゲ
ートに入力し、Ｙ、〜Ｙｊまでの列ラインはそれぞれト
ランジスタＱ１１〜ＱｆｌあるいはトランジスタＱｌｊ
−Ｑｉｊのドレイン同志Ｊの結合点に対するトランスフ
ァトランジスタＱＩＭからＱｊＭまでのｊ個のトランジ
スタのゲートに入力している。
また、トランジスタＱ１はトランジスタＱ１Ｍ〜ＱｊＭ
のドレイン同志の結合点Ｐ、に対する負荷用デ丁プレツ
シヨントランジスタであり、そのゲートとドレインとを
結合点Ｐ、に接続している。
のドレイン同志の結合点Ｐ、に対する負荷用デ丁プレツ
シヨントランジスタであり、そのゲートとドレインとを
結合点Ｐ、に接続している。
一方、センスアンプ回路２はトランジスタＱ２〜Ｑで構
成されており、トランジスタＱ。
成されており、トランジスタＱ。
とＱ。とは結合点Ｐ，（センスアンプ回路２の入力点と
なる）に対する電圧のレベルシフトを行い、トランジス
タαとＱ５はそのレベルシフトされた電圧の増幅用イン
バータとして働き、結合点Ｐ，の入力レベルに合つた増
幅レベルを点Ｐ２に出力するようになつている。いま、
メモリマトリックス１において、Ｘｉ行ラインと、Ｙｊ
列ラインとが選択され、Ｘｉ）Ｙｊの電圧レベルが上昇
し、その他の行および列ラインの電圧が低レベルにある
とすると、トランジスタＱｊＭおよびトランジスタＱｉ
ｊが選択され、導通状態となる。
なる）に対する電圧のレベルシフトを行い、トランジス
タαとＱ５はそのレベルシフトされた電圧の増幅用イン
バータとして働き、結合点Ｐ，の入力レベルに合つた増
幅レベルを点Ｐ２に出力するようになつている。いま、
メモリマトリックス１において、Ｘｉ行ラインと、Ｙｊ
列ラインとが選択され、Ｘｉ）Ｙｊの電圧レベルが上昇
し、その他の行および列ラインの電圧が低レベルにある
とすると、トランジスタＱｊＭおよびトランジスタＱｉ
ｊが選択され、導通状態となる。
ＩＸｊ構成のメモリマトリックス１において、ＲＯＭ情
報はトランジスタＱｉｊが存在するか、存在しないかに
よつて「１」、「Ｏ」が定められているとすると、もし
、「１」情報ならば、結合点Ｐ，はトランジスタＱｉＭ
とトランジスタＱｉｊを通つて接地されるので、低レベ
ルとなり、センスアンプ回路２は点Ｐ２に高レベルを出
力する。
報はトランジスタＱｉｊが存在するか、存在しないかに
よつて「１」、「Ｏ」が定められているとすると、もし
、「１」情報ならば、結合点Ｐ，はトランジスタＱｉＭ
とトランジスタＱｉｊを通つて接地されるので、低レベ
ルとなり、センスアンプ回路２は点Ｐ２に高レベルを出
力する。
一方、「Ｏ」情報ならば、たとえばトランジスタＱｊＭ
が導通しても、トランジスタＱ，ｊが存在しないため、
結合点Ｐ１は高レベルに保ち、センスアンプ回路２は点
Ｐ２に低レベルを出力する。
が導通しても、トランジスタＱ，ｊが存在しないため、
結合点Ｐ１は高レベルに保ち、センスアンプ回路２は点
Ｐ２に低レベルを出力する。
第３図は第２図の回路例におけるセル電圧特性、すなわ
ち、電源電圧６Ｖと４Ｖにおける結合点Ｐ，の電位の過
渡特性を示したものである。また、一般に、センスアン
プ回路２の入出力特性は第４図のように示され、点Ｐ２
における出力電圧が変化する入力電圧、すなわち、結合
点Ｐ，の電圧をセンスレベルＶｓとすると、第３図に示
した．ように、第２図の従来の回路においては、センス
アンプ回路２の結合点Ｐ１の電圧がセンスレベルＶｓを
過ぎ、点Ｐ２の出力論理レベルが確定した後においても
、結合点Ｐ１の電位はより高い電位あるいはより低い電
位レベルまで変化しよとする。したがつて、結合点Ｐ１
における電圧振幅レベルが大きいため、以前との逆情報
を読み出すときの過渡特性が悪くかつ電源電圧より読み
出しスピードが大きく依存すると云うような欠点があつ
た。現在まで、上記問題点を解決するために、いく４つ
かの方法が提案されている。その中の代表的なものとし
て、メモリマトリックス１とセンスアンプ回路２との間
に入力電圧制御回路を設けるものであるが、そのいずれ
も素子数も多く、複雑なものであつた。この発明は、上
記従来の欠点を除去するためになされたもので、より簡
略な回路構成で、電圧依存性が少なく、しかも、高速性
にすぐれ、ＲＯＭ．用センスアンプに好適なセンスアン
プ入力電圧制御回路を提供することを目的とする。
ち、電源電圧６Ｖと４Ｖにおける結合点Ｐ，の電位の過
渡特性を示したものである。また、一般に、センスアン
プ回路２の入出力特性は第４図のように示され、点Ｐ２
における出力電圧が変化する入力電圧、すなわち、結合
点Ｐ，の電圧をセンスレベルＶｓとすると、第３図に示
した．ように、第２図の従来の回路においては、センス
アンプ回路２の結合点Ｐ１の電圧がセンスレベルＶｓを
過ぎ、点Ｐ２の出力論理レベルが確定した後においても
、結合点Ｐ１の電位はより高い電位あるいはより低い電
位レベルまで変化しよとする。したがつて、結合点Ｐ１
における電圧振幅レベルが大きいため、以前との逆情報
を読み出すときの過渡特性が悪くかつ電源電圧より読み
出しスピードが大きく依存すると云うような欠点があつ
た。現在まで、上記問題点を解決するために、いく４つ
かの方法が提案されている。その中の代表的なものとし
て、メモリマトリックス１とセンスアンプ回路２との間
に入力電圧制御回路を設けるものであるが、そのいずれ
も素子数も多く、複雑なものであつた。この発明は、上
記従来の欠点を除去するためになされたもので、より簡
略な回路構成で、電圧依存性が少なく、しかも、高速性
にすぐれ、ＲＯＭ．用センスアンプに好適なセンスアン
プ入力電圧制御回路を提供することを目的とする。
以下、この発明のセンスアンプ入力電圧制御回路の実施
例について図面に基づき説明する。
例について図面に基づき説明する。
第５図はその一実施例の構成を示す回路図てあり、こつ
の第５図において、第１図と同一部分には同一符号を付
して述べることにする。この第５図において、メモリマ
トリックス１とセンスアンプ回路２との間に入力電圧制
御回路３が設けられている。
の第５図において、第１図と同一部分には同一符号を付
して述べることにする。この第５図において、メモリマ
トリックス１とセンスアンプ回路２との間に入力電圧制
御回路３が設けられている。
この入力電圧制御回路３はト丁ランジスタＱ，２〜Ｑ，
。により構成されており、トランジスタＱ，２のゲート
にはメモリマトリックス１と負荷用のデプレツシヨント
ランジスタＱ１との結合点Ｐ１が入力するようになつて
おり、ドレインには電源電圧が印加されるようになつて
いる。ヨまた、ソースはトランジスタＱｌ３のゲートと
の合わせ点Ｐ３に接続され、次段のセンスアンプ回路２
の入力端に接続されている。トランジスタＱｌ３のドレ
インには電源電圧が印加されているようになつている。
。により構成されており、トランジスタＱ，２のゲート
にはメモリマトリックス１と負荷用のデプレツシヨント
ランジスタＱ１との結合点Ｐ１が入力するようになつて
おり、ドレインには電源電圧が印加されるようになつて
いる。ヨまた、ソースはトランジスタＱｌ３のゲートと
の合わせ点Ｐ３に接続され、次段のセンスアンプ回路２
の入力端に接続されている。トランジスタＱｌ３のドレ
インには電源電圧が印加されているようになつている。
トランジスタＱｌ３のソースはトランジスタＱｌ４のゲ
ートに接続されている。トランジスタＱｌ４のドレイン
は結合点Ｐ，に接続されており、ソースはアースされて
いる。次に、以上のように構成されたこの発明のセンス
アンプ入力電圧制御回路の動作について説明する。
ートに接続されている。トランジスタＱｌ４のドレイン
は結合点Ｐ，に接続されており、ソースはアースされて
いる。次に、以上のように構成されたこの発明のセンス
アンプ入力電圧制御回路の動作について説明する。
第６図は第５図の実施例におけるセル電圧特性、すなわ
ち、電源電圧６Ｖと４Ｖにおける結合点Ｐ，の電位の過
渡特性を示す図である。いま、メモリマトリックス１内
のあるメモリセルが選択され、「Ｏ」情報が読み出され
たとすると、結合点Ｐ，の電位は上昇し、高レベルとな
る。
ち、電源電圧６Ｖと４Ｖにおける結合点Ｐ，の電位の過
渡特性を示す図である。いま、メモリマトリックス１内
のあるメモリセルが選択され、「Ｏ」情報が読み出され
たとすると、結合点Ｐ，の電位は上昇し、高レベルとな
る。
このとき、結合点Ｐ，の電位がセンスレベルＶｓを越え
、よソー層上昇しようとすると、トランジスタＱｌ２の
ゲート電位が引き上げられ、トランジスタＱ，２がオン
となり、その結果、トランジスタＱ，３のゲート電位が
上昇し、同様に、トランジスタＱ，。がオンとなつてト
ランジスタＱ，４のゲート電位も上昇してこのトランジ
スタＱ，。もオンとなる。このとき、結合点Ｐ，はトラ
ンジスタＱ，。
、よソー層上昇しようとすると、トランジスタＱｌ２の
ゲート電位が引き上げられ、トランジスタＱ，２がオン
となり、その結果、トランジスタＱ，３のゲート電位が
上昇し、同様に、トランジスタＱ，。がオンとなつてト
ランジスタＱ，４のゲート電位も上昇してこのトランジ
スタＱ，。もオンとなる。このとき、結合点Ｐ，はトラ
ンジスタＱ，。
を通して接地されているため、結合点Ｐ，の電位がよソ
ー層上昇しようとすると、トランジスタＱ，，のインピ
ーダンスが低下してよソー層結合点Ｐ，の電位を下げよ
うとするため、フィードバックがかかり、Ｚ結合点Ｐ，
の高レベルはある一定の値に落ちつく。第６図によると
、電源電圧６Ｖのとき、高レベルは４．４Ｖ）電源電圧
４Ｖのとき高レベルは４Ｖが示されている。一方、メモ
リセルの内容が「１」情報のとき、Ｊ結合点Ｐ，の電位
は下降し、低レベルとなるが、結合点Ｐ，の電位がセン
スレベルＶｓを越え、一層下降するとき、トランジスタ
Ｑ，２のゲート電圧も下がり、その結果、トランジスタ
Ｑ，３のゲート電圧も下降し、同様にトランジスタＱ，
４のゲート電圧も下がるため、トランジスタＱ，。
ー層上昇しようとすると、トランジスタＱ，，のインピ
ーダンスが低下してよソー層結合点Ｐ，の電位を下げよ
うとするため、フィードバックがかかり、Ｚ結合点Ｐ，
の高レベルはある一定の値に落ちつく。第６図によると
、電源電圧６Ｖのとき、高レベルは４．４Ｖ）電源電圧
４Ｖのとき高レベルは４Ｖが示されている。一方、メモ
リセルの内容が「１」情報のとき、Ｊ結合点Ｐ，の電位
は下降し、低レベルとなるが、結合点Ｐ，の電位がセン
スレベルＶｓを越え、一層下降するとき、トランジスタ
Ｑ，２のゲート電圧も下がり、その結果、トランジスタ
Ｑ，３のゲート電圧も下降し、同様にトランジスタＱ，
４のゲート電圧も下がるため、トランジスタＱ，。
はオフ状態となる。このとき、「１」情報を読み出しす
る前の結合点Ｐ，における高レベルが入力電圧制御回路
３によりある一定のレベルに押さえ込まれているため、
．センスレベルＶｓに達するまでの時間は大幅に改善さ
れていることが第６図のセル電圧特性（計算機シュミレ
ーション結果）にも示されている。
る前の結合点Ｐ，における高レベルが入力電圧制御回路
３によりある一定のレベルに押さえ込まれているため、
．センスレベルＶｓに達するまでの時間は大幅に改善さ
れていることが第６図のセル電圧特性（計算機シュミレ
ーション結果）にも示されている。
以上説明したように、第５図に示す第１の実施例では、
メモリセルマトリックス１とセンスアンプ回路２との間
に設けられた入力電圧制御回路３によつて、結合点Ｐ，
の電圧振幅レベルを小さくしているため、逆情報を読み
出すときの過渡特性が改善され、また、電源電圧依存性
も大幅に改良れる。さらに、入力電圧制御回路３はわず
かに３個のトランジスタＱｌ２〜Ｑｌ４によるフィード
バック回路からなり、今後ますます大容量化、高速化す
るＲＯＭ用センスアンプ回路の入力電圧制御回路として
の利点がある。
メモリセルマトリックス１とセンスアンプ回路２との間
に設けられた入力電圧制御回路３によつて、結合点Ｐ，
の電圧振幅レベルを小さくしているため、逆情報を読み
出すときの過渡特性が改善され、また、電源電圧依存性
も大幅に改良れる。さらに、入力電圧制御回路３はわず
かに３個のトランジスタＱｌ２〜Ｑｌ４によるフィード
バック回路からなり、今後ますます大容量化、高速化す
るＲＯＭ用センスアンプ回路の入力電圧制御回路として
の利点がある。
ｌなお、この第５図の実施例では、負荷用のデプレツシ
ヨントランジスタＱ，と入力電圧制御回路３内のトラン
ジスタＱ，。
ヨントランジスタＱ，と入力電圧制御回路３内のトラン
ジスタＱ，。
とにより、電源電圧とグランドとの間に直流バスが生じ
ている。もし、よソー層の低消費電力化を目的とするな
（らば、第７図に示すこの発明の第２の実施例のごと
き、トランジスタＱｌ２とＱ，３のドレイン同志の結合
点と電源電圧の間にスイツトトランジスタＱ，。
ている。もし、よソー層の低消費電力化を目的とするな
（らば、第７図に示すこの発明の第２の実施例のごと
き、トランジスタＱｌ２とＱ，３のドレイン同志の結合
点と電源電圧の間にスイツトトランジスタＱ，。
を挿入するとともに、トランジスタＱ，３のソースとト
ランジスタＱ，。のゲートとの結合点とグランドとの間
にスイッチトランジスタＱｌ６を設けることができる。
このトランジスタＱｌ５のゲートにコントロール信号φ
を入力させ、トランジスタＱ，６のゲートにコントロー
ル信号φ′を任意に入力し、低消費電力指向のスタンバ
イ機能をもつ入力電圧制御回路や同期方式にる入力電圧
制御回路を作ることも可能である。
ランジスタＱ，。のゲートとの結合点とグランドとの間
にスイッチトランジスタＱｌ６を設けることができる。
このトランジスタＱｌ５のゲートにコントロール信号φ
を入力させ、トランジスタＱ，６のゲートにコントロー
ル信号φ′を任意に入力し、低消費電力指向のスタンバ
イ機能をもつ入力電圧制御回路や同期方式にる入力電圧
制御回路を作ることも可能である。
以上のように、この発明のセンスアンプ入力電圧制御回
路によれば、メモリ貯蔵部とセンスアンプ回路との間に
入力電圧制御回路を設け、メモリマトリックス内の所定
のメモリセルが選択されて論理「Ｏ」情報を読み出すと
きにはセンスレベルを越えるとメモリ貯蔵部と負荷用の
デプレツシヨントランジスタとの結合点の電位を下げ、
所定のレベルに下げるようにフィードバックをかけると
ともに、メモリセルが論理「１」情報を読み出してこの
結合点の電位がセンス電圧以下に下がると所定のレベル
に上昇させるようにフィードバックをかけるようにした
ので、簡略な構成でセンスアンプ回路への入力信号レベ
ルの電圧振幅を押さえ、電源電圧依存の小さい過渡特性
のよい入力電圧制御回路を行うことができる。
路によれば、メモリ貯蔵部とセンスアンプ回路との間に
入力電圧制御回路を設け、メモリマトリックス内の所定
のメモリセルが選択されて論理「Ｏ」情報を読み出すと
きにはセンスレベルを越えるとメモリ貯蔵部と負荷用の
デプレツシヨントランジスタとの結合点の電位を下げ、
所定のレベルに下げるようにフィードバックをかけると
ともに、メモリセルが論理「１」情報を読み出してこの
結合点の電位がセンス電圧以下に下がると所定のレベル
に上昇させるようにフィードバックをかけるようにした
ので、簡略な構成でセンスアンプ回路への入力信号レベ
ルの電圧振幅を押さえ、電源電圧依存の小さい過渡特性
のよい入力電圧制御回路を行うことができる。
これにともない、大容量ＲＯＭはもとより、すべてのメ
モリロジックＬＳＩへの応用が可能であるなどの利点を
有する。図面の簡単な説明第１図は従来のメモリマトリ
ックスとセンスアンプ回路との接続の概念を示す図、第
２図は従来のメモリマトリックスとセンスアンプ回路の
具体的接続関係を示す回路図、第３図は第２図における
メモリマトリックス内のメモリセルのセル電圧特性図、
第４図は第２図におけるセンスアンプ回５路の入出力特
性を示す図、第５図はこの発明のセンスアンプ入力電圧
制御回路の一実施例の回路図、第６図は第５図のセンス
アンプ入力電圧制御回路におけるマトリックスメモリの
メモリセルのセンス電圧特性を示す図、第７図はこの発
明のセンスアンプ入力電圧制御回路の他の実施例を示す
回路図である。
モリロジックＬＳＩへの応用が可能であるなどの利点を
有する。図面の簡単な説明第１図は従来のメモリマトリ
ックスとセンスアンプ回路との接続の概念を示す図、第
２図は従来のメモリマトリックスとセンスアンプ回路の
具体的接続関係を示す回路図、第３図は第２図における
メモリマトリックス内のメモリセルのセル電圧特性図、
第４図は第２図におけるセンスアンプ回５路の入出力特
性を示す図、第５図はこの発明のセンスアンプ入力電圧
制御回路の一実施例の回路図、第６図は第５図のセンス
アンプ入力電圧制御回路におけるマトリックスメモリの
メモリセルのセンス電圧特性を示す図、第７図はこの発
明のセンスアンプ入力電圧制御回路の他の実施例を示す
回路図である。
１ ・・・・・・メモリマトリックス、２ ・・・・・
・センスアンプ回路、３ ・・・・・・入力電圧制御回
路、Ｑ，，Ｑ，２〜Ｑ，。
・センスアンプ回路、３ ・・・・・・入力電圧制御回
路、Ｑ，，Ｑ，２〜Ｑ，。
Claims (1)
- １ 負荷用のトランジスタを結合したメモリマトリック
ス回路と、このメモリマトリックス回路からの信号をコ
ントロールし、かつ増幅するセンスアンプ回路と、この
メモリマトリックスとセンスアンプ回路間に挿入された
センスメモリ内の所定のメモリセルが選択されて論理「
０」情報を読み出して負荷用のトランジスタとメモリマ
トリックス回路との結合点の電位がセンスレベル以上に
なるとオンするとともにメモリセルが論理「１」情報を
読み出して結合点の電位がセンス電位以下に降下すると
オフとなる第１のトランジスタおよびこの第１のトラン
ジスタにより制御され上記結合点の電位がセンスレベル
以上のときにオンとなり、センスレベル以下に降下した
ときにオフとなる第２のトランジスタならびにこの第２
のトランジスタにより制御され上記結合点の電位がセン
スレベル以上になると所定の電位に降下させるようにフ
ィードバックをかけかつ結合点の電位がセンスレベル以
下になると所定の電位に上昇するようにフィードバック
をか々る第３のトランジスタとを有する入力電圧制御回
路とを具備してなるセンスアンプ入力電圧制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065216A JPS6048837B2 (ja) | 1981-05-01 | 1981-05-01 | センスアンプ入力電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065216A JPS6048837B2 (ja) | 1981-05-01 | 1981-05-01 | センスアンプ入力電圧制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57181492A JPS57181492A (en) | 1982-11-08 |
| JPS6048837B2 true JPS6048837B2 (ja) | 1985-10-29 |
Family
ID=13280488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065216A Expired JPS6048837B2 (ja) | 1981-05-01 | 1981-05-01 | センスアンプ入力電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048837B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914194A (ja) * | 1982-07-13 | 1984-01-25 | Nec Corp | 記憶装置 |
-
1981
- 1981-05-01 JP JP56065216A patent/JPS6048837B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57181492A (en) | 1982-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6228516B2 (ja) | ||
| US5260908A (en) | Multiport memory device | |
| JPH0444695A (ja) | 半導体記憶装置 | |
| JPH0512895A (ja) | 半導体記憶装置 | |
| EP0048464A2 (en) | Semiconductor memory device | |
| EP0700049A1 (en) | Reading circuit for memory cells | |
| JPS6048837B2 (ja) | センスアンプ入力電圧制御回路 | |
| EP0057784B1 (en) | Read-only/read-write memory | |
| JPS6396799A (ja) | 連想メモリ | |
| JPS63197088A (ja) | マルチポ−トメモリセル | |
| US5220532A (en) | Self-locking load structure for static ram | |
| KR100275106B1 (ko) | 하나의비트라인으로이루어진에스램셀 | |
| JP2576510B2 (ja) | 半導体記憶装置 | |
| JPS63164093A (ja) | 半導体記憶装置 | |
| CA1182562A (en) | Semiconductor memory precharge circuit | |
| JPS5683886A (en) | Semiconductor storage device | |
| Law et al. | GaAs dynamic memory design | |
| JPS6130348B2 (ja) | ||
| JPS634319Y2 (ja) | ||
| WO1988002919A1 (en) | Associative memory cells | |
| JPH036598B2 (ja) | ||
| JPH0421957B2 (ja) | ||
| JPH0347747B2 (ja) | ||
| JPS6326894A (ja) | 半導体記憶装置 | |
| JPS61194697A (ja) | 半導体装置 |