JPS5914194A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明ぼ、半導体メモリ、特に絶縁ゲート型の構造をも
つ電界効果型トランジスタ（以下ＩＧＦＢＴと記す。）
を主な構成要素とする大容曹、高速度の記憶装置に関す
る。

（従来技術） 第１図に、電気的ｖｃｇき込み、消去可能な記憶装置（
以下、ＥＥＦＲＯＭと記す。）において、電界により、
絶縁膜を通して、低エネルギーの電子又は正孔を通過さ
せる方式により、誉き込み、消去を行なう、浮遊ゲート
型ＩＧＦＥ’ｌ’を記憶素子として用いた場合のメモリ
ーセルの構成を示したものである。メモリーセルＭｈｙ
ｘ、選択用ＩＧＦＥＴ（以下、選択用セルと記す。月α
と、笑際Ｖｒ−書き込み、消去され、Ｉｔ　Ｏ＃ｌ又は
パ１”を記憶する浮遊ゲート型ＩＧＦＥ’ｌ”（以下、
記憶用セルと記す。）Ｌ人を直列に接続することによ＃
）構成される。

前記、選択用セルのゲート電極ＶＣにメアドレス線ＸＡ
が、前記、記憶用セルのゲート電極Ｋｉｄ、書き込み時
、消去時、読み出し時に、所望の電圧が印加される制御
線ＣＧＡがそれぞれ接続される。

記憶用セルに、以下（５）、（Ｂ）のように動作する。

以後、絶縁膜中を通過する電荷−ぼ電子として話しを進
める。

（５）電子が浮遊ゲートに注入されると、浮遊ゲートは
負に帯電する。この時、記憶用セルのしきい値は等価的
に、高くなったように見えるので、ゲート電極に読み出
し電圧を印加しても記憶用セルは導通しない。この状態
を消去された状態とし　ｔｔ　１ｐｐが書き込まれてい
ると定義する。

（ロ）電子が浮遊ゲートから放出されると、浮遊ゲート
が等価的に、正に帯電したこととなる。この時、ゲート
電極ｖｃＯＶを印加しても記憶用セルが導通し、いわゆ
るノーマＩＪ−ｏｎの状態となる。この状態を書き込号
れた状態とし、０”が書き込まれていると、定義する。

一般に、メモリーセルは、大容量、高集積の為には、１
トランジスタ／セルで構成するのが望ましいが、Ｅ　Ｅ
ｉ’　ＲＯＭの記憶素子として、電界により、絶縁膜を
通して電子又は正孔を通過させる方式が可能す浮遊ゲー
ト型Ｉ　Ｇ　Ｉ”　Ｅ　’Ｉ’を用いる場合、前記（Ｂ
）で示したように、書き込まれた状態の記憶用セルが、
非選択時も導通する為に、第１図に示したように、選択
用セルが必要となり、２トランジスタ／セルで構成され
る。第２図に、従来技術によるＥＥＰＲ，ＯＭの一部回
路図でめる。Ｋｌ　、　Ｋ２　、　′に３．　Ｋ４は、
それぞれ選択用セル、Ｌｌ　、シｒ　Ｄ　ｒ　Ｌ４　Ｖ
′Ｘ、、それぞれ記憶用セルである。

選択用セルＫｌ、記憶用セル１，１．が直列ＶＣｖｊ：
糺された第１のメモリーセルＭ１と、同じ（１＜。２．
Ｌ２が直列接続された第２のメモリーセルＭ２と、・・
・・・・、が並列に、第１のティジット線の点Ｂ１に接
続され、Ｋ３．Ｌ３が１１］に接続された第３のメモリ
ーセルＭ３と、同じ（、Ｋ４　、　Ｌ４が直列に接続さ
れた第４のメモリーセルＭ４と、・・・・・・、が並列
に、第２のティジット線の点Ｂ２ｖｃ接続され、前記選
択用セルのゲート電極にそれぞれ接続されたＸ７　）”
　Ｌｚス１ｉ１Ｘ＋　、　Ｘ２　、・・・、Ｙアドレス
を指定するＹアドレス線Ｙ１．　Ｙ２　、・・・、前記
記憶用セルのゲート電極にそれぞれ接続された制御線美
１．の。

・・・・・・、前記Ｘアドレス線のうち、１本をゲート
電極に接続したＹアドレス切り換え用ＩＧＦＥＴＳ　１
　＊　Ｓ　２ｐ・・・　８１　＊　Ｓ　２＋・・・、の
ドレインである点Ａ１と電源ＶＯ（］の間に接続された
負荷抵抗として働く、抵抗成分をもった素子ＲＬＩ前Ｗ
ｅＡ、１を入力とした反転増幅器Ｉｆ、及び前記反転増
Φ、ｚ器の出力０工より構成される○ 読み川し時ば、Ｘアドレス線、Ｘアドレス線、制御線の
おのおの１本が１”に、他が°゛０”１／Ｕｎると、メ
モリーセルＭｘｙｂＫ選択される。この時、選択された
メモリーセル知の記憶用セルＬ１に誓き込まれている情
報により、記憶用セルＬｌが導通するか否かが決定され
る。記憶用セルＬＩＶｃ″′１″が書き込まれている場
合、Ｌｌは非導通となる為、ティジット線の容量は、負
荷抵抗菓子ＲＬＩ全通して光電され２点ＡＩの電圧は上
昇する。

逆に、Ｌｌにｔｔ　Ｏｎが沓き込−まれでいる場合、記
憶用セルぽ導通となり、ティジット線に伺加されている
容量にたくわえられた電荷に、Ｋ＋　。

Ｌｌ、により放電され、点Ａ＋（Ｄ′ＴＭ、圧に低下す
る。

以上のように、選択されたメモリーセルの記憶用セルの
導通、非導通に応じて変化するティジット線の電圧を反
転増幅器ｈＫニジ増幅することにより、本記憶装置は機
能する。

第３図は、大容量、高速度の記憶装置に用いられる反転
増幅器の従来例でめる０ 従来例を第３図、第４図を用いて説明する。

第３図中、ＭＣと表示した部分は、第２図のＭＣと表示
した部分と全く同一であるため、説明を省略する。本笑
施例は、ＭＣの出力であるディジット線ＤＬを入力とす
るブシュグル型反転増幅器ＩＶＬと、前記反転増幅器Ｉ
ＶＩの出力Ｐ１と前記ティジット線ＤＬＯ間に接続され
た帰還用抵抗ＲＦと、ソースを前記ティジット線ＤＬに
、ドレインとゲートを共通に、前記反転増幅器Ｉｖ１の
出力ＰＪＱ間ＶＣ接続されたエンハンスメント型の帰還
用ＩＧＦＥＴＱＦよｔ）構成されている。Ｑｌぼディプ
レッション型ＩＧＦＥＴ、Ｑ２ｉエンハンスメント型■
ＧＦＥＴ１Ｑ３に、浅いディグレッシミン型ＩＧ　ＦＥ
　’Ｉ’　、　Ｑ４　ｆｌ　、エンハンスメント型ＩＧ
ＦＥＴである。Ｑ４が導通する時、Ｑ３のゲート電極に
は、電流を小さくするような電圧が印加されるので、Ｑ
’とＱ３の大きさの比を大きくする必要がない。従って
前記ティジット線ＤＬと前記反転増幅器の出力Ｐ１との
間につく容量を小さくできる。そのため、ミラー容量の
影響が小さいので、本例の７“シュプル型反転増幅器に
高速度で動作する。

第４図に、前記反転増幅器ＩＶｌの大田力特性の略図を
示したものでるる。

従来例の動作を第３図、第４図を参照して説明する。先
ず、選択されたメモリーセルの記憶用セルに”１″が省
き込まれている場合、つまクディジット線が光１きれる
場合シてついて説明する。

最悪の場合、ティジット線ＤＬの′に圧ＶＤＬが０■と
する。反転増幅器ｉＶＩの出力電圧Ｖ＋・１は、電源重
圧ＶＣｏ又に、それに近い値となっている。。

（第４図曲線Ｅの点ａに対応）この場合、〔ＶＰＩ　−
ＶＤＬ　、）ｌｆｉ’Ｒａ用ＩＧＦＥＴ　Ｑｐ　（Ｄし
’！！　イ値’ＦｊＬＩｆ　ＶＴｈより十分大きい為、
帰還用Ｉ　Ｇ　Ｆ　Ｅ’ｌ’　Ｑｐ配して、極めて大き
な電流が、ティジット線］）Ｌに付加される太＠な容量
を、充電すべく流れる。

ティジット線Ｄ　’Ｌ　（Ｄ電圧ＶＤＬが第４図の点ｂ
＋に対応する電圧まで上昇すると、第４図よジ明らかな
ように、反転増幅器の出力電圧ｖＰｌは、ティジット線
の電圧ＶＤＬの変化の前記反転増稿器の増幅率−Ａ倍だ
け変化する。

例えば、Ａを３０に設計すると、ティジット線の電圧Ｖ
ＤＬが０．１ｖ変化するのに応じて、約３ｖ変化するこ
とＫなる。こうして、ティジット線の電圧■Ｄ■、が上
昇し、第４図の点ＣｚＫ達つすると、　（Ｖｐｌ−ＶＤ
Ｌ　）が、前記＃還用工ＧＦＥＴＱ、Ｆのしきい値ＶＴ
ｈと等しくなり、前記帰還用Ｉ　Ｇ　Ｆ　Ｅ　Ｔ　Ｑｐ
は、非導通となる。これより先、ティジット線の容量を
充電する電流毘帰還用↓０迅Ｆを通して流れることとな
り、前記ディジット線Ｊ）　Ｌの電ｆｆｉ　ＶＤＬ　鴫
　前記反転増幅器の出力電圧Ｖｐ１と一致した所で平衡
する。（第４図曲線Ｅの点ｄ１に対応）この時のティジ
ットａＤＬの電圧をＶＲＩとするー 次に、アドレスが切り換わり、記憶用セルにｕ　ｏＨが
曹き込壕れたメモリーセルが選択された場合、つまりテ
ィジット線が、放電される場合について説明する。

記憶用セルに流れる電流ｌ０ＮＶＣより、前記ディジッ
ト線の容量ＩＩ？：たまった■１荷に、放電され、前記
ディジット線の電圧は低下する。これにともない、前記
反転増幅器の出力電圧ＶＰＩが、増幅率−Ａ倍だけ一ヒ
外し、はぼ（Ｖｐ１＝Ｖ損＋ＲＦＩＯＮ：］で平衡する
０（第４図曲線Ｅの点ＣＩＶＣ対応）この時のティジッ
ト線ＤＬの電圧をＶＤＬＩとするＯ 但し、この場合の前記反転増幅器の出力電圧Ｖｐ１は、
帰還用ＩＧＦＥＴが導通となるところで制限される。

ＥＥＦＲＯＭのメモリーセルは、前述のように、２トラ
ンジスタ／セルで構成式れる為、ＵＶＰＲＯＭのように
、１トランジスタ／セルの構成をとるものに比べて大容
量化にぼ不利である。大容量化の為には、１セルがしめ
る面積を小さくし、高集積化する必要がある。

従って必然的に、選択用セルのゲート幅に小さくならざ
るを得ないＯ選択用セルのゲート幅が小さくなり、駆動
能力が落ちると、記憶用セルに流れる電流ＩＯＮにより
、選択用セルで電位降下がおこり、記憶用セルのドレイ
ンにかかる電圧ＶＤＬ’は、（１）式で表わされるよう
ＶＣなり、ティジット線の電圧ＶＤＬよジも低下する。

第５図（ａ）に、第５図（ｂ）ＶＣおいて、記憶用セル
のドレイン電圧ＶＤと、記憶用セルに流れる電流ＩＯＮ
の関係を示したものである。高集積化の為に、記憶用セ
ルのゲート長は、可能な限り小さく設計されているので
、明確な飽和領域は存在せず、記憶用セルに流れる電流
ｌ０Ｎｆ’ｊ、ドレイン電圧ＶＤｖｃ依存するようにな
る。

従って、記憶用セルのドレイン電圧が低くなるにつれて
、記憶用セルに流れる電流ＩＯＮが小さくなることにな
る。

大容量化、高集積化に供ない、ＥＥＰＲＯＭｉ高速度Ｖ
Ｃ動作速度る為には、ティジット線の容量をすみやかに
充放電する必要がるる〇 充電時は、本従来例の場合、帰還用ＩＧＦＥＴＱｐの駆
動能力を大きくすることにより、比較的容易に、高速度
で動作させることが可能である。

放電時は、記憶用セルに流れる電流ＩＯＮを大きくする
ことによジ高速度に動作させることができるが、記憶用
セルが大容量化、高集積化の為に微細化されるとともに
、記憶用セルに流れる′酊流ＩＯＮを大きくとることに
困難となる。

従って通常は、ティジット線を放電する速度がＥ　ＥＪ
、’　ＲＯＭ（Ｄ動作速度と決定している。

第３図において、エンハンスメント型ＩＧｌ’ＥＴのし
きい値ｖＴｈが設定値よりも低下したとする。

第４図の曲線Ｆに、この場合の反転増幅器ＩＶ＋の入出
力特性の略図を示したものである。

Ｑｌ、　Ｑ２で構成されるシロインバータが４ぐ反転す
るので、曲線Ｆは、しきい値ＶＴｌｌが設定値の場合の
反転増幅器ＩＶ＋の入出力特性である曲線Ｅを、しきい
値ＶＴｌ］が変化した分だけ左へ平行移動した形となる
。この場合、記憶用セルに°′１”が書き込まれている
メモリーセルを選択しｆｃ場合、平衡点は点ｄｌｌ　ｉ
Ｃ，°′０″が１き込まれているメモリーセルを選択し
７’（場合、平衡点に１点Ｃ１１ＶＣそれぞれ移動する
。このため、ディジット線の電圧ＶＤＬの帰還抵抗Ｒｐ
によるバイアス電圧は、しきい値Ｖｑ・ｈが設定値の場
合、ＶＲＩでらるが、しきい値’ＶＴｈが低くなった場
合に、ＶＲｌｌとなることと２２ニジ、反転増幅器は、
ティジット線の電圧が設定値の場合に比べて低い値で動
作することとなる。しぎい値Ｖ′Ｉ′わが低くなった場
合のティジット線の電圧ＶＤＬＩＩに対する記憶用セル
のドレイン電圧をＶＤＬ’ｌｌ、Ｌ、きい値ｖＴｈが設
定値の場合のディジット線Ｖｌ）Ｌｌに対する記憶用セ
ルのドレイン電圧をＶＤＬ’ｌとすると、第５−　ａ図
から明らかなように、しきい値ｖＴｈが低下した場合の
方が、セルに流れる電流ＩＯＮが小さい。

従って放電時の動作速度が低下することとなる。極端な
場合、反転増幅器の出力糸幅ＲＦ　ＩＯＮが小さくなる
ので、記憶セルの状態を判断することができなくなる。

又、第４図の曲＃Ｆから明らかなように、シ（きい値Ｖ
Ｔｈが設定値より低くなった場合、ディジット線のバイ
アス電圧ＶＲＩＩが低くなるにつれ、反転増１１１７ｉ
器の最も高感度の点にバイアスされなくので、光、放電
時の速度が低下することＶＣなる。

以上述べたように、従来技術を用いた本例では、高集積
化し、選択用セルのゲート鴨を小さくすると、選択用セ
ルでの電位降下が大きくなり、記憶用セルのドレイン電
圧が小はくなるので、流れる電ｌｆｉ、ＩｏＮが減少す
る。又、しきい値ＶＴｈが、設定値より低くなると、　
　ＩＯＮがざらに減少し、反転増幅器の最も高感度の点
にティジット線の′電圧がバイアスされなくなる。この
ため、低速となるので、大容量、高速度の記憶装置には
適さない。

（発明の目的） 本発明の目的げ、前述の欠点を除去し、大容量して有効
な高速度の記憶装置を提供することにある。

：発明の構成） 本発明の記憶装置は、複数の記憶素子とアドレス線とテ
ィジット線と前記記憶素子の記憶内容に応じて変化する
前記ティジット線の電圧全検出するための検出手段とを
少なくとも含む記憶装置において、前記記憶索子は、バ
ピ憶内容に応じて記憶素子自体Ｖｃ′ＮＬ流が流し得る
か否がが決定される記憶素子でろり、前記検出手段とし
て、前記ティジット線を入力とするレベルシ７タ段と、
前記レベルシフタ段の出力を入力とする反転増幅器によ
り構成される。

（実施例） 本発明の一実施例を第６図に示す。

ＭＣと示した部分は、第２図のＭＣと表示した部分と全
く同様であるため説明を省略するＯ本発明の一実施例に
、マドＩＪクス状に接続された記憶素子としての複数個
のメモリーセルと、アドレス信号に対応して一個のメモ
リーセルが選択され、ティジット線ＤＬと電気的ＶＣ接
続される機能ブロックＭＣと、前記ティジット線ＤＬを
入力とするエンハンスメント型ＩＧＦＥＴＱｊ、ｌと、
Ｑ”のソースをドレイン電圧続したテイグレッション型
ＩＧＦＥＴＱＬ２で構成される、レベルシフタ段ＬＳと
、前記レベルシフタ段の出力ＬＯを入力としたプシスグ
ル型反転増＠器工Ｖｌと、前記ディジット線ＤＬと前記
反転増幅器Ｉ’ＶＩの出力Ｐ２との間ＶＣ接続された帰
還抵抗豫とソースを前記ティジット線ＤＬに、ドレイン
とゲートを共通に前記反転増幅器の出力Ｐ２との間ＩＣ
Ｂ！されたエンハンスメント型の帰還用ｌ０ＦＥＴＱｐ
によジ榊成される。

（実施例の動作） 本発明の一実施例の動作を第５図（ａ）、第６図、第７
図、第８図を用いて説明する。

第５図（ａ）ぼ、従来例でも説明したとおり、記憶用セ
ルに流れる電流ＩＯＮのドレイン電圧依存性である。

第６図に、−実施例を示す回路図である。

第７図に、従来例の反転増幅器ＩＶｌの入出力特性（曲
線Ｅ）と、第６図の一実施例のレベルシフタ段付き反転
増幅器ＩＶの入出力特性（曲線Ｇ）の略図を比較して示
したものである。

第８図は、第６図において、ティジット線ＤＬの電圧Ｖ
ＤＬと、レベルシフタ段の出力ＬＯの電圧ＶＬＯの関係
を示したものでめる０第６図において、レベルシフタ段
ＬＳの出力ＬＯの′畦圧ＶＬＯは、ＩＧＩ”ＥＴ　ＱＬ
ＩとＱＬ２の駆動能力の比の値により決定きれ、又、テ
ィジット線ＤＬＬｖ電圧ＶＤＬ　カＱＬＩ　ＣＯＬ　＠
　イＩＩＩＩＶＴｈ　’！　’Ｔ　上かうＺ　’Ａ　ト
、ｑ−１が導通しない為に、レベルシフタ段Ｌ８の出力
ＶＴ、８のディジット線Ｄ　Ｌの電圧ＶＤＬＫ対する関
係ぼ、例えば第８図の直線工のようになり、常に ＶＬＯ〈ｖＤＬ　　・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・（２）が成
り立つこととなるｏＪは、頷きが１の直線である。従っ
て、ディジット線ＤＬを入力とし、反転増幅器ＩＶ＋の
出力Ｐ２を出力とした、レベルシフタ段つき反転増幅器
ＩＶを考えた場合、前記レベルシフタ段つき反転増幅器
ＩＶの入出力特性は、第７図の曲線ＧＫ示すように、従
来例の反転増幅器ＩＶ＋の入出力特性でるる曲線Ｅを右
に平行移動した形となる０曲ｌＮＧから明らかなように
、本例の場合、°′１”が曹き込まれている記憶用セル
が選択された場合、従来例と全く同様な順序でティジッ
ト線が充電、され、帰還抵抗Ｒ，Ｆの作用により点ｄ２
で平衡する。この時のティジット線の電圧をＶｌ（２と
する。一方、′″０″が誉き込１九ている記憶用セルが
選択さ右た場合も、従来例と全く同様な順序でティジッ
ト線が放電され、前台己レベルシフタ段つき反転増幅器
の出力Ｐ２の電圧ＶＰ２ぼ ＶＦ６　＝　ＶＢ２　＋　ＢＦＩ６Ｎ　　　・・・・・
・・・・・・・・・・・・・・・・（３）と４９点Ｃ２
で平衡する。この時のティジット線ＤＬの電圧をＶ　Ｄ
Ｌ２とする。点Ｃ２に対するティジット線ＤＬの電圧Ｖ
ＤＬ２は、従来例の場合の平衡点である点Ｃ１に対する
ティジット線の電圧Ｖ　ｏＩ、＋よジも明らかに大きい
０ 記憶用セルのドレインに印加式れる電圧に従来例で述べ
た理由により、ティジット線１）Ｌの電圧よりも小ざい
。本例の場合のティジット線ＤＬの平衡重圧ＶＤＬ２Ｖ
Ｃ対する記憶用セルのドレイン電圧をＶＤＬ２’、従来
例の場合のティジット線ＤＬの平衡電圧ＶＤＬＩに対す
る記憶用セルのドレイン電圧をＶＩ）Ｌｌ’　とすると
、第５−ａ図から明らかなように、記憶用セルに流れる
電流ＩＯＮは、従来例の反転増幅器ＩＶＩを用いた場合
に比べ、本例のレベルシフタ段つき反転増幅器ＩＶを用
いた場合の方が、一般に太きくとることができる。又、
ティジット線の電圧が従来例の場合に比べて、高い値に
バイアスされる為、しきい値ＶＴｈが低くなっても従来
例の場合に比べ■ＯＮカ状きくとれ、反転増幅器の最も
高感度な点にバイアスされなくなる欠点もなくなる。

（発明の効果） 以上述べたよ５ＶＣｋ本発明の記憶装ｆＵ、高集積化す
るに伴ない減る傾向にあるメモリーセルに流れる電流Ｉ
ＯＮを大きくとることができ、しきい値ｖＴｈが設定値
より変化しても、反転増幅器の最も高感度の点にバイア
スされなくなるという欠点もなくなるので、大容量、高
速度が要求される記憶装置に適している。

以上の実施例は、ＢＥＦＲＯＭを例にとり説明したが、
選択されたメモリーセルを含むティジット線の電圧が記
憶されている内容にょジ変化し、これを検出する構成を
もつものであれば、有効でｓ、ｐ、ＥＥＦＲＯＭＫ限ら
ナイ。

レベルシフタ段については、エンハンスメント型ＩＧＦ
Ｅ’Ｌ’とティグレッション型ＩＧＦ’ｈＴヲ直列ＶＣ
接続したものを示したが、入力に対して出力のレベルが
シフトする構成をもつものであれば有効である０又、反
転増幅器についてに、ブシュプル型のものを例にとり説
明したが、構成についてに特に制限するものでぼｌい。

【図面の簡単な説明】

第１図に、ＥＥＰＩＩ、ＯＭのメモリーセルの構Ｋ　ｋ
　示す図。第２図に、従来技術による記憶装置ｋの一部
回路図。第３図ぼ、従来例の反転増幅器の構成金示す図
。第４図に、従来例の反転増幅器Ｉｖｌの入出力特性を
示したもので、図中Ｅはしきい値ＶＴが設定値の場合、
Ｆは設定値よ９１氏くｌった場合を示したものである。 第５図（ａ）汀、記憶用セルに流れる電流ＩＯＨの、ド
レイン電圧依存性を示したものであり、第５図（ＩＪ）
に、第５図（ａ）を得るための測定条件を示したもので
ある。第６図μ、本発明の一実施例の構成を示す図。第
７図、Ｅμ、従来例の反転増幅器ＩＶｔの人出力特性、
Ｇに、不発ψ］の一実施例の反転増幅器ＩＶの入出力特
性を示し／ヒものである。第８図μ、レベルシフタ段の
入出力特性を示したものである。 躬　／　附 窮　Ｚ　図 第　３　目 ：さＳ 唱Ｖｓ”、＝ Ｖｒｒ　ｔ　２ め　７　図 １／ ／ 〉−Ｄ　Ｌ　／）＠灰函 ／ −Ｄｌ　／）　！圧ＡんＬ

Claims (1)

【特許請求の範囲】
1. 複数の記憶素子と、アドレス線と、ティジット線と、前
   記記憶素子の記憶内容に応じて変化する前記ティジット
   線の電圧を検出するための検出手段とを含む記憶装置に
   おいて、前記記憶素子は、記憶内容に応じて、記憶素子
   自体ＶＣ電流が流し得るか否かが決定される記憶素子で
   あり、前記検出手段として、前記ティジット線を入力と
   するレベルシフタ段と、前記レベルシフタ段の出力を入
   力とする反転増幅器を有し、前記ティジット線に、前記
   反転増幅器の出力に、少なくとも読み出し期間は抵抗成
   分を持つ素子を介して短絡され、さらに、前記ティジッ
   ト線の電圧に比べ前記反転増幅器の出力の電圧が電源方
   向に一定以上高くなった時尋通する如く、前記ディジッ
   ト線と、前記反転増幅器の間に接続した絶縁ゲート型篭
   界効果トランジスタを有するこきを特徴とする記憶装置
   。