JPS6048905B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6048905B2 JPS6048905B2 JP50087916A JP8791675A JPS6048905B2 JP S6048905 B2 JPS6048905 B2 JP S6048905B2 JP 50087916 A JP50087916 A JP 50087916A JP 8791675 A JP8791675 A JP 8791675A JP S6048905 B2 JPS6048905 B2 JP S6048905B2
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- JP
- Japan
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- circuit
- transistor
- integrated circuit
- transistors
- semiconductor integrated
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は相補型電界効果トランジスタ（以下、ＣＭ
ＯＳと略称する）に寄生するバイポーラトランジスタに
よつて生じる難点を除去した半導体集積回路装置に関す
る。
ＯＳと略称する）に寄生するバイポーラトランジスタに
よつて生じる難点を除去した半導体集積回路装置に関す
る。
従来からＣＭＯＳて構成した回路は種々知られている
が、その代表例として第１図に示したＣＭＯＳインバー
タ回路を採りあげて説明する。
が、その代表例として第１図に示したＣＭＯＳインバー
タ回路を採りあげて説明する。
このイン バータ回路はＰチャネル型ＭＯＳトランジス
タＱ１ とＮチャネル型ＭＯＳトランジスタＱ２とで構
成され、トランジスタＱ、のソース電極は正電源ＶＤＤ
に接続するとともに、このＱ１のドレイン電極は トラ
ンジスタＱ２のドレイン電極と共通に接続して出力Ｗ）
ＵＴに結線し、トランジスタＱ２のソース電極は負電源
Ｖｓｓと結線される。またトランジスタＱ、、Ｑ。のゲ
ート電極は共に入力端ＩＮに接続 してインバータを構
成している。 この回路を半導体ウェハー上に完成した
ものの断面図が第２図である。
タＱ１ とＮチャネル型ＭＯＳトランジスタＱ２とで構
成され、トランジスタＱ、のソース電極は正電源ＶＤＤ
に接続するとともに、このＱ１のドレイン電極は トラ
ンジスタＱ２のドレイン電極と共通に接続して出力Ｗ）
ＵＴに結線し、トランジスタＱ２のソース電極は負電源
Ｖｓｓと結線される。またトランジスタＱ、、Ｑ。のゲ
ート電極は共に入力端ＩＮに接続 してインバータを構
成している。 この回路を半導体ウェハー上に完成した
ものの断面図が第２図である。
この例では、１×１０’゜ａｔｏｍｓ／ｄ位の濃度をも
つＮ型基板１に２×１０″゜ａｔｏｍｏ／ Ｃ７７ｆ程
度のＰ型不純物を有したいわゆるｐ−ｗｅｌｌ層２を形
成し、この層２外部のＮ型基板１にＰチャネルＭＯＳト
ランジスタとなるＰ型領域３、４を例えば濃度１０’゜
ａｔｏｍｓ／ｄ程度に拡散形成する。
つＮ型基板１に２×１０″゜ａｔｏｍｏ／ Ｃ７７ｆ程
度のＰ型不純物を有したいわゆるｐ−ｗｅｌｌ層２を形
成し、この層２外部のＮ型基板１にＰチャネルＭＯＳト
ランジスタとなるＰ型領域３、４を例えば濃度１０’゜
ａｔｏｍｓ／ｄ程度に拡散形成する。
一方、ｐ−ｗｅｌｌ層２内部にもＮチャネルＭＯＳトラ
ンジスタのストッパとなるＰ型領域を、更にＰ−ｗｅｌ
ｌ層２にはＮチャネルＭＯＳトＪランジスタとなるＮ型
領域５、６をＮ型不純物を１Ｐａｔｏｍｓ／ｄ程度に拡
散して形成する。その後、各ＭＯＳトランジスタのゲー
トとなる位置に約１５００Ａの薄い珪素酸化膜を設け、
必要部分を開孔してＮ等の導電体Ｃｌｉ回路結線してい
る。必要ならば、基板１上に保護膜も設け、ＣＭＯＳの
半導体素子が得られる。この工程説明は概略でありかつ
一例を示すにすぎない。前記ストッパは各ＭＯＳトラン
ジスタのサブストレート電極のバイアス接続に用いられ
実際には電源ＶＤＤあるいはＶ，，と接続されるが、こ
のストッパはなくともよい。このような構造を有するＣ
ＭＯＳ回路は、ＮおよびＰチャネルＭＯＳトランジスタ
のしきい値電圧Ｖｔｈが互いに逆極性をもつから、入力
電圧に対してそれぞれ全く逆の動作をなし、その動作パ
ワーは非常に小さいものである。
ンジスタのストッパとなるＰ型領域を、更にＰ−ｗｅｌ
ｌ層２にはＮチャネルＭＯＳトＪランジスタとなるＮ型
領域５、６をＮ型不純物を１Ｐａｔｏｍｓ／ｄ程度に拡
散して形成する。その後、各ＭＯＳトランジスタのゲー
トとなる位置に約１５００Ａの薄い珪素酸化膜を設け、
必要部分を開孔してＮ等の導電体Ｃｌｉ回路結線してい
る。必要ならば、基板１上に保護膜も設け、ＣＭＯＳの
半導体素子が得られる。この工程説明は概略でありかつ
一例を示すにすぎない。前記ストッパは各ＭＯＳトラン
ジスタのサブストレート電極のバイアス接続に用いられ
実際には電源ＶＤＤあるいはＶ，，と接続されるが、こ
のストッパはなくともよい。このような構造を有するＣ
ＭＯＳ回路は、ＮおよびＰチャネルＭＯＳトランジスタ
のしきい値電圧Ｖｔｈが互いに逆極性をもつから、入力
電圧に対してそれぞれ全く逆の動作をなし、その動作パ
ワーは非常に小さいものである。
例えば電源Ｖ，，を接地（ＧＮＤ）とした場合、入力Ｉ
Ｎに＋５Ｖの信号が供給されればトランジスタＱ２は導
通しトランジスタＱ，は非導通となるから、電源Ｖ，，
−ＶＤＤ間には直流電流は全く流れない。逆に入力因に
零ボルトが供給されると、トランジスタＱ２は非導通、
トランジスタＱ，は導通となり、同様に電源−Ｖ。，−
ＶＤＤ間に直流電流が流れないことになる。その故、Ｃ
ＭＯＳ回路は一般に動作消費電力が殆どなく、入力情報
のパルス過渡領域においてトランジスタＱ，，Ｑ。がと
もに導通して瞬時の過渡電流が流れること、あるいはＰ
Ｎ接合におこるリーク；電流および出力端にある負荷容
量を充放電することのため電流が流れるに過ぎない。し
たがつて一般にはＣＭＯＳ回路のパワーは極小となりう
るものである。しかし、このようなＣＭＯＳ回路系にあ
つも、出５力或いは入力にインパル状のノイズが加わつ
た時、電源ＶＳＳ−ＶＤＤ間に直流の大電流（数＋ＭＡ
〜数百ＭＡ）が流れ、そのノイズが消滅した後にも定常
的に大電流が保持し続けるという現象がみられる。
Ｎに＋５Ｖの信号が供給されればトランジスタＱ２は導
通しトランジスタＱ，は非導通となるから、電源Ｖ，，
−ＶＤＤ間には直流電流は全く流れない。逆に入力因に
零ボルトが供給されると、トランジスタＱ２は非導通、
トランジスタＱ，は導通となり、同様に電源−Ｖ。，−
ＶＤＤ間に直流電流が流れないことになる。その故、Ｃ
ＭＯＳ回路は一般に動作消費電力が殆どなく、入力情報
のパルス過渡領域においてトランジスタＱ，，Ｑ。がと
もに導通して瞬時の過渡電流が流れること、あるいはＰ
Ｎ接合におこるリーク；電流および出力端にある負荷容
量を充放電することのため電流が流れるに過ぎない。し
たがつて一般にはＣＭＯＳ回路のパワーは極小となりう
るものである。しかし、このようなＣＭＯＳ回路系にあ
つも、出５力或いは入力にインパル状のノイズが加わつ
た時、電源ＶＳＳ−ＶＤＤ間に直流の大電流（数＋ＭＡ
〜数百ＭＡ）が流れ、そのノイズが消滅した後にも定常
的に大電流が保持し続けるという現象がみられる。
３
こうした現象は、一般にサイリスタ現象あるいはラッチ
アップ現象といわれ、インパルス状ノイズの極性が正、
負いずれの場合も生起するもので、この現象を解除する
には電源ＶＤＤをある一定電圧以下に下げるか、あるい
はＣＭＯＳ回路系の電４ｒ源を切らなければならなかつ
た。
アップ現象といわれ、インパルス状ノイズの極性が正、
負いずれの場合も生起するもので、この現象を解除する
には電源ＶＤＤをある一定電圧以下に下げるか、あるい
はＣＭＯＳ回路系の電４ｒ源を切らなければならなかつ
た。
そして、ＣＭＯＳ回路がラッチアップされた場合には、
極小パワーであるという利点が全く失なわれ、反対に熱
的破壊を引き起こしたりするから回路系の信頼性は著し
く低下することになる。また、ＣＭＯＳ回路構造は上述
したインバータ回路に限らず常にサイリスタ効果が発生
しうる構造であるから、電気的特性の良好性を保持する
ためには、外来ノズルに対して何らかの対策をたてる必
要性があつた。この発明は上記の点の鑑みなされたもの
で、簡単な手法によつてＣＭＯＳ回路系のサイリスタ現
象の発生を抑えた半導体集積回路装置を提供することを
目的としている。
極小パワーであるという利点が全く失なわれ、反対に熱
的破壊を引き起こしたりするから回路系の信頼性は著し
く低下することになる。また、ＣＭＯＳ回路構造は上述
したインバータ回路に限らず常にサイリスタ効果が発生
しうる構造であるから、電気的特性の良好性を保持する
ためには、外来ノズルに対して何らかの対策をたてる必
要性があつた。この発明は上記の点の鑑みなされたもの
で、簡単な手法によつてＣＭＯＳ回路系のサイリスタ現
象の発生を抑えた半導体集積回路装置を提供することを
目的としている。
以下この発明の実施例を図面を参照して説明する。
ＣＭＯＳ回路系におけるサイリスタ現象は、ＣＭＯＳ構
造たとえば第２図のインバータにあつて第３図に示す如
きサイリスタ回路が構成されることがその原因なのであ
つた。第３図のサイリスタ回路としては、Ｎ型半導体基
板１に形成されたＰ−Ｗｅｌｌ領域２に基板１の厚さ方
向に沿つて寄生バイポーラトランジスタＴｒ２，Ｔｒ４
が、またＰ一Ｗｅｌｌ領域外部の基板１には厚さ方向と
直交する方向に寄生バイポーラトランジスタＴｒｌ，Ｔ
ｒ３が形成され、またＰ−Ｗｅｌｌ領域２と基板１の保
有する抵Ｔ７！ＬＲｐｗｅｌｌ，ＲＮＳＵｂｌ，ＲＮＳ
Ｕｂ２が形成される。そして、図中一点鎖線矢印で示す
ように、出力０ＵＴに正のイパルスノイズが加わると、
α３ ×Ｉｉｎの電流がＳｗｅｌｌ領域をバイパスして
流れ、その電圧降下がＶＢＥ。になつたときＴｒ。のベ
ースに電流が流れる。Ｉｂ２ΣＡ３Ｉｉｎ（Ｒｐｗｅｌ
ｌ＞Ｒｂｅ２） （１）Ｉｃ２β２１２＝β２ α３Ｉ
ｉｎ（２）ただしル２，ＩＣ２はトランジスタＴｒ２の
ベース、コレクタ電流、α１，α２，α３，α４はトラ
ンジスタＴｒ，，Ｔｒ。
造たとえば第２図のインバータにあつて第３図に示す如
きサイリスタ回路が構成されることがその原因なのであ
つた。第３図のサイリスタ回路としては、Ｎ型半導体基
板１に形成されたＰ−Ｗｅｌｌ領域２に基板１の厚さ方
向に沿つて寄生バイポーラトランジスタＴｒ２，Ｔｒ４
が、またＰ一Ｗｅｌｌ領域外部の基板１には厚さ方向と
直交する方向に寄生バイポーラトランジスタＴｒｌ，Ｔ
ｒ３が形成され、またＰ−Ｗｅｌｌ領域２と基板１の保
有する抵Ｔ７！ＬＲｐｗｅｌｌ，ＲＮＳＵｂｌ，ＲＮＳ
Ｕｂ２が形成される。そして、図中一点鎖線矢印で示す
ように、出力０ＵＴに正のイパルスノイズが加わると、
α３ ×Ｉｉｎの電流がＳｗｅｌｌ領域をバイパスして
流れ、その電圧降下がＶＢＥ。になつたときＴｒ。のベ
ースに電流が流れる。Ｉｂ２ΣＡ３Ｉｉｎ（Ｒｐｗｅｌ
ｌ＞Ｒｂｅ２） （１）Ｉｃ２β２１２＝β２ α３Ｉ
ｉｎ（２）ただしル２，ＩＣ２はトランジスタＴｒ２の
ベース、コレクタ電流、α１，α２，α３，α４はトラ
ンジスタＴｒ，，Ｔｒ。
，Ｔｒ。，Ｔｒ，の電流増幅率、βｎ＝ー色Ｌ（ｎは１
〜４）、Ｉｉｎはインパルス状ノイ１−αｎズ電流であ
る。
〜４）、Ｉｉｎはインパルス状ノイ１−αｎズ電流であ
る。
同様にＩｃ２がドライブ電流となつてＲＮ．Ｕ．２の端
子間電圧降下がＶＢＥ，になつたときトランジスタＴｒ
ｌのベース電流Ｉｂｌが流れて導通状態になる。
子間電圧降下がＶＢＥ，になつたときトランジスタＴｒ
ｌのベース電流Ｉｂｌが流れて導通状態になる。
１１）１：ＩＣ２（ＲＮＳＵｂ２≧Ｒｂｅｌ）） （３
）Ｉｃｌ＝βＩｌｂｉ＝β１β２α３Ｉｉｎ（４）次の
外部からのノイズが取除かれても電源ＶＤＤ−ＧＮＤ間
即ちＴｒ，，Ｔｒ２間で電流が保持されるためには１１
），≦Ｉｃ，なる条件が満足されていれば良，、。
）Ｉｃｌ＝βＩｌｂｉ＝β１β２α３Ｉｉｎ（４）次の
外部からのノイズが取除かれても電源ＶＤＤ−ＧＮＤ間
即ちＴｒ，，Ｔｒ２間で電流が保持されるためには１１
），≦Ｉｃ，なる条件が満足されていれば良，、。
これはしたがつて次式で表現される。α，Ｉｉｎくβ，
β。α。Ｈｉｎ（５）β１β２≧１ （６） またβ１β２＞１が成立しているときは、トランジスタ
Ｔｒ，，Ｔｒ。
β。α。Ｈｉｎ（５）β１β２≧１ （６） またβ１β２＞１が成立しているときは、トランジスタ
Ｔｒ，，Ｔｒ。
のループ回路においてあるサイクルのベース電流ル′よ
り次の１サイクルのベース電流Ｉｂ″の方が大きくなる
から、サイクルをＬ繰返すことによつてＣＭＯＳ回路系
を流れる電流は増加する。そしてβ，，β２によつて決
まる定常状態にこの電流が達すると、サイリスタ回路が
ラッチアップされたことになる。第４図ａはこの発明に
よるＣＭＯＳ回路の一例でｌある。
り次の１サイクルのベース電流Ｉｂ″の方が大きくなる
から、サイクルをＬ繰返すことによつてＣＭＯＳ回路系
を流れる電流は増加する。そしてβ，，β２によつて決
まる定常状態にこの電流が達すると、サイリスタ回路が
ラッチアップされたことになる。第４図ａはこの発明に
よるＣＭＯＳ回路の一例でｌある。
これは、Ｎ型半導体基板１１に第２図と同様のインバー
タ回路を形成する工程で、Ｐ−Ｗｅｌｌ領域１２と同時
にこれとは別のＰ−Ｗｅｌｌ領域１３を形成し、この領
域１３内にＮ゛型半導体領域１４を、そして領域１３外
にＰ゛型半導体領域１５をそれぞれ形成している。つま
り、出力端子０ＵＴと電源端子ＶＤＤ，Ｖ，．間にバー
チカルトランジスタＴｒｖとラテラルトランジスタＴ，
Ｌとを積極的に挿入してノイズ吸収回路を構成し、前述
した寄生的に形成されるトランジスタＴｒｌ〜Ｔｒ４に
よつて発生するサイリスタ回路におけるサイリスタ現象
を防止しようとするものである。このようにノイズ吸収
回路を設ける場合、Ｐ−Ｗｅｌｌ領域１３はＣＭＯＳ（
７）Ｎチャネル型ＭＯＳトランジスタＱ２を形成する領
域１２とは別異に形成し、しかもここでのシート抵抗を
極力小さくするためストッパ領域となるＰ゛型半導体領
域１６を周囲に形成するとともに、同様にＮ型基板１１
のシート抵抗を極力小さくするたへＮ゛型半導体領域１
７をストッパ領域として設ける。第４図ｂは同図ａの等
価回路図であり、第４図ｃはサイリスタ回路に対して上
記トランジスタＴ，ｖ，Ｔ，Ｌで構成したノイズ吸収回
路がどう配置されるかを示した図である。このように出
力端子０ＵＴに対してノイズ吸収回路を設け、このノイ
ズ吸収回路を中継して出力信号を外部に取出すようにし
たこの発明の実施例では、外部ノズルあるいは内部動作
により生じるノイズが次の様にして処理、吸収される。
すなわち、正のインパルスノイズに対しては、トランジ
スタＴｒＶのベース電極がＶＤＤに等しく、そのオン
’（条件はＶＢ≧ＶＤＤ＋ＶＢＥであるから、ＶＤＤ＝
＋３ｖ，ＶＢＥ＝０．７ｖならば＋３．７ボルト以上の
ノイズによつて上記ラテラルトランジスタＴ，Ｌはオン
リる。したがつて＋３．７ボルト以上のノイズは、コＭ
ＯＳ回路系の内部に伝達されずトランジスタＴＬを介し
て電源Ｖｓｓ（接地）に吸収され、寄生トランジスタＴ
ｒａはオフ状態を保つことになるからサイリスタ回路は
ラッチアップされない。また負のインパルスノイズに対
しては、トランジスタＴ，ｖのベース電極がＶｓ，に等
しく、そのオン条件はＶＢ≧ＶＢＥであつて、ＶＤＤ＝
＋３Ｖ，ＶＢＥ＝０．７ｖとすれば−０．７ボルト以上
にノイズで上記パーチカルトランジスタＴ，ｖはオンす
る。
タ回路を形成する工程で、Ｐ−Ｗｅｌｌ領域１２と同時
にこれとは別のＰ−Ｗｅｌｌ領域１３を形成し、この領
域１３内にＮ゛型半導体領域１４を、そして領域１３外
にＰ゛型半導体領域１５をそれぞれ形成している。つま
り、出力端子０ＵＴと電源端子ＶＤＤ，Ｖ，．間にバー
チカルトランジスタＴｒｖとラテラルトランジスタＴ，
Ｌとを積極的に挿入してノイズ吸収回路を構成し、前述
した寄生的に形成されるトランジスタＴｒｌ〜Ｔｒ４に
よつて発生するサイリスタ回路におけるサイリスタ現象
を防止しようとするものである。このようにノイズ吸収
回路を設ける場合、Ｐ−Ｗｅｌｌ領域１３はＣＭＯＳ（
７）Ｎチャネル型ＭＯＳトランジスタＱ２を形成する領
域１２とは別異に形成し、しかもここでのシート抵抗を
極力小さくするためストッパ領域となるＰ゛型半導体領
域１６を周囲に形成するとともに、同様にＮ型基板１１
のシート抵抗を極力小さくするたへＮ゛型半導体領域１
７をストッパ領域として設ける。第４図ｂは同図ａの等
価回路図であり、第４図ｃはサイリスタ回路に対して上
記トランジスタＴ，ｖ，Ｔ，Ｌで構成したノイズ吸収回
路がどう配置されるかを示した図である。このように出
力端子０ＵＴに対してノイズ吸収回路を設け、このノイ
ズ吸収回路を中継して出力信号を外部に取出すようにし
たこの発明の実施例では、外部ノズルあるいは内部動作
により生じるノイズが次の様にして処理、吸収される。
すなわち、正のインパルスノイズに対しては、トランジ
スタＴｒＶのベース電極がＶＤＤに等しく、そのオン
’（条件はＶＢ≧ＶＤＤ＋ＶＢＥであるから、ＶＤＤ＝
＋３ｖ，ＶＢＥ＝０．７ｖならば＋３．７ボルト以上の
ノイズによつて上記ラテラルトランジスタＴ，Ｌはオン
リる。したがつて＋３．７ボルト以上のノイズは、コＭ
ＯＳ回路系の内部に伝達されずトランジスタＴＬを介し
て電源Ｖｓｓ（接地）に吸収され、寄生トランジスタＴ
ｒａはオフ状態を保つことになるからサイリスタ回路は
ラッチアップされない。また負のインパルスノイズに対
しては、トランジスタＴ，ｖのベース電極がＶｓ，に等
しく、そのオン条件はＶＢ≧ＶＢＥであつて、ＶＤＤ＝
＋３Ｖ，ＶＢＥ＝０．７ｖとすれば−０．７ボルト以上
にノイズで上記パーチカルトランジスタＴ，ｖはオンす
る。
したがつて０．７ボルト以上の大きさの負のノイズは、
ＣＭＯＳ回路系の内部に伝達されずトランジスタＴｒｖ
を介して電源ＶＤＤに吸収され、寄生トランジスタＴｒ
。はオフ状態を保つことになるからサイリスタ回路はラ
ッチアップされない。このように上記実施例ではサイリ
スタ回路を構成するのに同様のバイポーラトランジスタ
を利用してＣＭＯＳ回路系のラッチアップを防止してい
る。
ＣＭＯＳ回路系の内部に伝達されずトランジスタＴｒｖ
を介して電源ＶＤＤに吸収され、寄生トランジスタＴｒ
。はオフ状態を保つことになるからサイリスタ回路はラ
ッチアップされない。このように上記実施例ではサイリ
スタ回路を構成するのに同様のバイポーラトランジスタ
を利用してＣＭＯＳ回路系のラッチアップを防止してい
る。
このことは、一面ではＣＭＯＳ回路系のラッチアップを
防ぐために寄生トランジスタの作用に抑制することが行
なわれ、ある程度の効果を得てはいるが、ここでは、よ
ソー層確実にラッチアップ現象を防ぐため上記バイポー
ラトランジスタを積極的に利用していることを示してい
る。また、トランジスタによるノイズ吸収回路の構成は
極めて簡単なものであり、グイオードあるいは抵抗など
と併用してノイズ吸収効果を高めることも可能である。
なおこの発明は上記実施例に限定されるものではなく、
第１図に示すインバータ回路以外でもサフイリスタ回路
が形成される各種ＣＭＯＳ回路に適用でき、またそのＣ
ＭＯＳ構造もＰ型半導体基板にＮ−Ｗｅｌｌ領域を設け
る場合でもよく、またさらにシリコンゲートＣＭＯＳで
あつてもよい。
防ぐために寄生トランジスタの作用に抑制することが行
なわれ、ある程度の効果を得てはいるが、ここでは、よ
ソー層確実にラッチアップ現象を防ぐため上記バイポー
ラトランジスタを積極的に利用していることを示してい
る。また、トランジスタによるノイズ吸収回路の構成は
極めて簡単なものであり、グイオードあるいは抵抗など
と併用してノイズ吸収効果を高めることも可能である。
なおこの発明は上記実施例に限定されるものではなく、
第１図に示すインバータ回路以外でもサフイリスタ回路
が形成される各種ＣＭＯＳ回路に適用でき、またそのＣ
ＭＯＳ構造もＰ型半導体基板にＮ−Ｗｅｌｌ領域を設け
る場合でもよく、またさらにシリコンゲートＣＭＯＳで
あつてもよい。
以上述べた様にこの発明によれば、ＣＭＯＳ回路５系の
サイリスタ現象を惹起するノイズに対してトランジスタ
によるノイズ吸収回路を設けたので、消費電力を低減し
回路特性の向上がはかれる半導体集積回路装置を提供で
きる。
サイリスタ現象を惹起するノイズに対してトランジスタ
によるノイズ吸収回路を設けたので、消費電力を低減し
回路特性の向上がはかれる半導体集積回路装置を提供で
きる。
ｏ 第１図はＣＭＯＳ回路系の一例を示すインバータ回
路図、第２図はＣＭＯＳ半導体素子の構造を示す側断面
図、第３図は寄生的に形成されるサイリスタ回路を示す
回路構成図、第４図ａ−ｃはこの発明の一実施例を示す
説明図である。 １ ・・・・・・Ｎ型半導体基板、１２・・・・・・Ｐ
−Ｗｅｌｌ領Ｔｒｖ．．．．・．パーチカルトランジ
スタ、ＴｒＬ．．．．．．ラテラルトランジスタ。
路図、第２図はＣＭＯＳ半導体素子の構造を示す側断面
図、第３図は寄生的に形成されるサイリスタ回路を示す
回路構成図、第４図ａ−ｃはこの発明の一実施例を示す
説明図である。 １ ・・・・・・Ｎ型半導体基板、１２・・・・・・Ｐ
−Ｗｅｌｌ領Ｔｒｖ．．．．・．パーチカルトランジ
スタ、ＴｒＬ．．．．．．ラテラルトランジスタ。
Claims (1)
- １ 半導体基板にこれと逆導電型の半導体領域を形成し
、この半導体領域内およびその領域外にそれぞれ互いに
異なるチャンネル型のＭＯＳトランジスタを形成し、こ
れをＭＯＳトランジスタを形成したことにより寄生的に
形成されるトランジスタによつてサイリスタ回路が構成
される半導体集積回路装置において、上記半導体集積回
路装置における電源の一方と出力端子間に設けられ、ベ
ースが上記電源の他方に接続れるバーチカルトランジス
タと、上記出力端子と上記電源の他方間に設けられ、ベ
ースが上記電源の一方に接続されるラテラルトランジス
タとから成るノイズ吸収回路を設けたことを特徴とする
半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50087916A JPS6048905B2 (ja) | 1975-07-18 | 1975-07-18 | 半導体集積回路装置 |
| GB29761/76A GB1558502A (en) | 1975-07-18 | 1976-07-16 | Semiconductor integrated circuit device |
| MY315/81A MY8100315A (en) | 1975-07-18 | 1981-12-30 | Semiconductor r circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50087916A JPS6048905B2 (ja) | 1975-07-18 | 1975-07-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5211883A JPS5211883A (en) | 1977-01-29 |
| JPS6048905B2 true JPS6048905B2 (ja) | 1985-10-30 |
Family
ID=13928233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50087916A Expired JPS6048905B2 (ja) | 1975-07-18 | 1975-07-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048905B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192359A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
| JPS6089960A (ja) * | 1984-08-06 | 1985-05-20 | Nec Corp | 半導体集積回路装置 |
| JPS62165969A (ja) * | 1986-01-17 | 1987-07-22 | Sanyo Electric Co Ltd | Ｃｍｏｓ半導体装置 |
-
1975
- 1975-07-18 JP JP50087916A patent/JPS6048905B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5211883A (en) | 1977-01-29 |
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