JPS6049381B2 - ブ−ル論理関数を行なう論理回路 - Google Patents
ブ−ル論理関数を行なう論理回路Info
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- JPS6049381B2 JPS6049381B2 JP54002149A JP214979A JPS6049381B2 JP S6049381 B2 JPS6049381 B2 JP S6049381B2 JP 54002149 A JP54002149 A JP 54002149A JP 214979 A JP214979 A JP 214979A JP S6049381 B2 JPS6049381 B2 JP S6049381B2
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- 239000003990 capacitor Substances 0.000 claims description 12
- 238000011176 pooling Methods 0.000 description 5
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/12—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using diode rectifiers
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- Computing Systems (AREA)
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Description
【発明の詳細な説明】
この発明は、プール演算Ａ−ＢおよびＡ＋Ｂを行なうた
めＣＭＯＳ技術を用いるコンパクトなダイオード論理回
路に関するものである。
めＣＭＯＳ技術を用いるコンパクトなダイオード論理回
路に関するものである。
プール演算Ａ−ＢおよびＡ＋Ｂを行なう従来のＣＭＯＳ
論理回路（添付図面の第１図および第２図・ならびにそ
の対応の説明を参照）は典型的には複数個の（たとえば
４個の）ＣＭＯＳ電界効果トランジスタおよびインバー
タゲートによつて構成される。
論理回路（添付図面の第１図および第２図・ならびにそ
の対応の説明を参照）は典型的には複数個の（たとえば
４個の）ＣＭＯＳ電界効果トランジスタおよびインバー
タゲートによつて構成される。
この構成は不所望に比較的大きな面積を浪費する。さら
に、電界効果トランジスタの比較的高フい固有のオン抵
抗のため従来の論理回路の速度が最小にされる。本願に
開示されるような、論理を行なうために相互接続される
電界効果トランジスタ素子および複数個のダイオードか
ら成る、プール演算Ａ−Ｂ５またはＡｆＢを行なうＣＭ
ＯＳ論理回路を示しまたは開示する特許は知られていな
い。
に、電界効果トランジスタの比較的高フい固有のオン抵
抗のため従来の論理回路の速度が最小にされる。本願に
開示されるような、論理を行なうために相互接続される
電界効果トランジスタ素子および複数個のダイオードか
ら成る、プール演算Ａ−Ｂ５またはＡｆＢを行なうＣＭ
ＯＳ論理回路を示しまたは開示する特許は知られていな
い。
ＣＭＯＳダイオード論理ゲートを開示する特許の１例は
、１９７６年１０月１２田こ発行されたアメリカ合衆国
特許番号第３，９８６，０招号である。しかしながら、
この特許は、本願によつて開示されかつ特許請求される
ようなプール関数Ａ−ＢまたはＡ＋Ｂに従つてゲート処
理されるべきそれぞれの論理レベルの入力信号を受ける
複数個の論理遂行ダイオードを開示していない。電界効
果トランジスタ装置の導通経路に接続されるダイオード
を含む他の従来回路は次の特許に示される。アメリカ合
衆国特許第３，６２１，２９汚１９７１年１１月１６日
アメリカ合衆国特許第３，６３８，０４６号１９η年１
月２５日しかしながら、上述の特許の回路またはそれぞ
れのダイオードは、本願において開示されかつ特許請求
されるような、入力論理レベルの信号を受けまたはプー
ル演算を行なうためには何ら用いられていない。
、１９７６年１０月１２田こ発行されたアメリカ合衆国
特許番号第３，９８６，０招号である。しかしながら、
この特許は、本願によつて開示されかつ特許請求される
ようなプール関数Ａ−ＢまたはＡ＋Ｂに従つてゲート処
理されるべきそれぞれの論理レベルの入力信号を受ける
複数個の論理遂行ダイオードを開示していない。電界効
果トランジスタ装置の導通経路に接続されるダイオード
を含む他の従来回路は次の特許に示される。アメリカ合
衆国特許第３，６２１，２９汚１９７１年１１月１６日
アメリカ合衆国特許第３，６３８，０４６号１９η年１
月２５日しかしながら、上述の特許の回路またはそれぞ
れのダイオードは、本願において開示されかつ特許請求
されるような、入力論理レベルの信号を受けまたはプー
ル演算を行なうためには何ら用いられていない。
簡単にかつ一般的な用語で説明ればプール演算Ａ−Ｂお
よびＡ＋Ｂを行なうためのＣＭＯＳ論理回路が開示され
る。
よびＡ＋Ｂを行なうためのＣＭＯＳ論理回路が開示され
る。
開示された論理回路は各々３個の入力端子と１個の出力
端子とを備える。第１および第２の論理遂行ダイオード
は、回路入力端子の第１および第２のものと回路出力端
子との間にそれぞれ接続される。第１および第２の入力
端子はＡおよびＢで示されるそれぞれの論理レベル信号
を受けられるようにされている。金属酸化物半導体電界
効果トランジスタ装置（ＭＯＳＦＥＴ）がＩ第１または
第２の論理ダイオードの一方の導通経路に接続される。
入力端子の第３のものは電界効果トランジスタのゲート
電極へ接続されかつ論理レベル信号百を受けるようにさ
れている。論理演算Ａ−ＢまたはＡ＋Ｂのいずれかが、
電界効果卜５ランジスタの導電形式（ｐまたはｎ）なら
びに回路入力および出力端子に関する第１および第２の
論理ダイオードのバイアス接続に基づいて、ここに開示
される論理回路によつて行なわれる。第１図および第２
図を参照して、プール演算４Ａ−ＢおよびＡ＋Ｂをそれ
ぞれに行なうための従来のＣＭＯＳ論理回路１０および
２０が示される。演算Ａ−Ｂを行なう論理回路１０は、
１対のｎチャネルＦＥＴＱ３およびＱ４と相互接続され
る１対のｐチャネル電界効果トランジスタ（ＦＥＴ）Ｑ
１およびＱ２から成る。インバータゲート１２が、ＦＥ
ＴＱｌ，Ｑ２およびＱ３の導通経路によつて形成される
共通電気接続点と論理回路出力端子５との間に接続され
る。演算Ａ＋Ｂを行なう論理回路２０は、ｌ対のｎチャ
ネルＦＥＴＱ７およびＱ８と相互接続される１対のｐチ
ャネルＦＥＴＱ５およびＱ６から成る。インバータゲー
ト２２は、ＦＥＴＱ６，Ｑ７およびＱ８の導通経路によ
つて形Ｏ成される共通電気接続点と論理回路出力端子と
の間に接続される。第１および第２図の先行技術の論理
回路１０および２０の各々は、４個の電界効果トランジ
スタ装置およびインバータゲート１２または２２によ５
つて構成される。
端子とを備える。第１および第２の論理遂行ダイオード
は、回路入力端子の第１および第２のものと回路出力端
子との間にそれぞれ接続される。第１および第２の入力
端子はＡおよびＢで示されるそれぞれの論理レベル信号
を受けられるようにされている。金属酸化物半導体電界
効果トランジスタ装置（ＭＯＳＦＥＴ）がＩ第１または
第２の論理ダイオードの一方の導通経路に接続される。
入力端子の第３のものは電界効果トランジスタのゲート
電極へ接続されかつ論理レベル信号百を受けるようにさ
れている。論理演算Ａ−ＢまたはＡ＋Ｂのいずれかが、
電界効果卜５ランジスタの導電形式（ｐまたはｎ）なら
びに回路入力および出力端子に関する第１および第２の
論理ダイオードのバイアス接続に基づいて、ここに開示
される論理回路によつて行なわれる。第１図および第２
図を参照して、プール演算４Ａ−ＢおよびＡ＋Ｂをそれ
ぞれに行なうための従来のＣＭＯＳ論理回路１０および
２０が示される。演算Ａ−Ｂを行なう論理回路１０は、
１対のｎチャネルＦＥＴＱ３およびＱ４と相互接続され
る１対のｐチャネル電界効果トランジスタ（ＦＥＴ）Ｑ
１およびＱ２から成る。インバータゲート１２が、ＦＥ
ＴＱｌ，Ｑ２およびＱ３の導通経路によつて形成される
共通電気接続点と論理回路出力端子５との間に接続され
る。演算Ａ＋Ｂを行なう論理回路２０は、ｌ対のｎチャ
ネルＦＥＴＱ７およびＱ８と相互接続される１対のｐチ
ャネルＦＥＴＱ５およびＱ６から成る。インバータゲー
ト２２は、ＦＥＴＱ６，Ｑ７およびＱ８の導通経路によ
つて形Ｏ成される共通電気接続点と論理回路出力端子と
の間に接続される。第１および第２図の先行技術の論理
回路１０および２０の各々は、４個の電界効果トランジ
スタ装置およびインバータゲート１２または２２によ５
つて構成される。
典型的には、そのようなインバータゲートはコンプリメ
ンタリ対のｐおよびｎチャネル電界効果トランジスタの
相互接続によつて構成される。それゆえ、先行技術の論
理回路１０および２０の各々を構成するために用いられ
る比ノ較的多数（たとえば６個）の電界効果トランジス
タ装置のため、不所望に、多くの空間の浪費を招く。さ
らに、電界効果トランジスタの比較的高い固有のオン抵
抗のため、従来の論理回路１０および２０の速度が最小
にされる。先行技術の論理回路１０および２０は周知で
あるので、それぞれの動作はここで説明しない。この発
明に従つて、第３ａ図および第３ｂ図は、それぞれにプ
ール演算Ａ−ＢおよびＡ＋Ｂを行なうための好ましいコ
ンパクトな高速論理回路を示す。
ンタリ対のｐおよびｎチャネル電界効果トランジスタの
相互接続によつて構成される。それゆえ、先行技術の論
理回路１０および２０の各々を構成するために用いられ
る比ノ較的多数（たとえば６個）の電界効果トランジス
タ装置のため、不所望に、多くの空間の浪費を招く。さ
らに、電界効果トランジスタの比較的高い固有のオン抵
抗のため、従来の論理回路１０および２０の速度が最小
にされる。先行技術の論理回路１０および２０は周知で
あるので、それぞれの動作はここで説明しない。この発
明に従つて、第３ａ図および第３ｂ図は、それぞれにプ
ール演算Ａ−ＢおよびＡ＋Ｂを行なうための好ましいコ
ンパクトな高速論理回路を示す。
まず３ａ図を参照して、この発明の回路３０は第１およ
び第２の入力端子３１および３２ならびに出力端子３５
を含む。入力端子３１および３２は、ＡおよびＢで示さ
れるそれぞれの第１および第２の論理レベル信号を受け
るようにされている。第１の論理遂行ダイオードＤ１の
カソード電極は入力端子３１へ接続される。論理ダイオ
ードＤ１のアノード電極は回路出力端子３５へ接続され
る。電界効果トランジスタ（ＦＥＴ）Ｑ９の導通経路が
論理ダイオードＤ１の導通経路に接続される。より特定
的には、ＦＥＴＱ９のソース電極が論理ダイオードＤ１
のアノード電極へ接続され、かつＦＥＴＱ９のドレイン
電極が論理ダイオードＤ１のカソード電極へ接続される
。好ましい実施例では、ＦＥＴＱ９はｐチャネルＣＭＯ
Ｓ素子である。ＦＥＴＱ９の制御またはゲート電極は第
３の入力端子３３へ接続される。入力端子３３は信号百
を受けるようにされており、その論理レベルは入力端子
３２へ印加された信号のそれに関して反転されている。
第２の論理遂行ダイオードＤ２のカソード電極は第２の
入力端子３２へ接続される。論理ダイオードＤ２のアノ
ード電極は回路出力端子３５へ接続される。負荷コンデ
ンサＣ１が、回路出力端子３５と、基準電位源、たとえ
ば接地との間に接続されて、出力信号を後続の論理回路
、（図示せす）へ印加するのを容易にする。第３ｂ図は
第３ａ図に示される回路３０によつて行なわれる論理に
対応する真理値表を示す。
び第２の入力端子３１および３２ならびに出力端子３５
を含む。入力端子３１および３２は、ＡおよびＢで示さ
れるそれぞれの第１および第２の論理レベル信号を受け
るようにされている。第１の論理遂行ダイオードＤ１の
カソード電極は入力端子３１へ接続される。論理ダイオ
ードＤ１のアノード電極は回路出力端子３５へ接続され
る。電界効果トランジスタ（ＦＥＴ）Ｑ９の導通経路が
論理ダイオードＤ１の導通経路に接続される。より特定
的には、ＦＥＴＱ９のソース電極が論理ダイオードＤ１
のアノード電極へ接続され、かつＦＥＴＱ９のドレイン
電極が論理ダイオードＤ１のカソード電極へ接続される
。好ましい実施例では、ＦＥＴＱ９はｐチャネルＣＭＯ
Ｓ素子である。ＦＥＴＱ９の制御またはゲート電極は第
３の入力端子３３へ接続される。入力端子３３は信号百
を受けるようにされており、その論理レベルは入力端子
３２へ印加された信号のそれに関して反転されている。
第２の論理遂行ダイオードＤ２のカソード電極は第２の
入力端子３２へ接続される。論理ダイオードＤ２のアノ
ード電極は回路出力端子３５へ接続される。負荷コンデ
ンサＣ１が、回路出力端子３５と、基準電位源、たとえ
ば接地との間に接続されて、出力信号を後続の論理回路
、（図示せす）へ印加するのを容易にする。第３ｂ図は
第３ａ図に示される回路３０によつて行なわれる論理に
対応する真理値表を示す。
プール演算Ａ−Ｂを行なうためのコンパクトな高速論理
回路３０の動作は、第３ａ図および第３ｂ図を同時に参
照するとき最もよく理解される。論理回路３０はプール
演算Ａ−Ｂを行なうため正論理を用いるように構成され
る。すなわち、比較的正の電圧信号（たとえば＋５ボル
トＤ．ｃ．）が論理ｒ１ョまたはハイ（ＨＩ）論理レベ
ル信号を表わ−し、かつ比較的負の電圧信号（たとえば
接地）は論理ＲＯョまたはロー（ＬＯＷ）論理レベル信
号を表わす。第１の例によれば、比較的ハイの論理レベ
ル信号ＡおよびＢはそれぞれに回路入力端子３１および
３２の各々へ印加される。それゆえに、比較的ローの論
理レベル信号百が回路入力端子３３へ印加される。比較
的正またはハイ電圧信号ＡおよびＢは回路入力端子３１
および３２の各々へ印加されかつしたがつて論理ダイオ
ードＤ１およびＤ２のカソード電極へ印加（そのアノー
ド電極の信号に関して。）されるので、論理ダイオード
Ｄ１およびＤ２の各々が逆バイアスされまたは非導通状
態にされる。しかしながら、比較的負またはローの電圧
信号百が回路入力端子３３へ印加されかつしたがつて、
ｐチャネルＦＥＴＱ９のゲート電極へ印加されるので、
ＦＥＴＱ９が導通にされる。それゆえに、導通経路が、
ＦＥＴＱ９の導通経路を介して、回路入力端子３１と回
路出力端子３５との間に設けられる。その結果、回路出
力端子３５は比較的ハイの論理レベル信号（たとえば、
約＋５ボルト）を受け、その信号は、前述したように、
論理ＲｌＪを表わす。出力端子３５の比較的ハイの出力
信号は負荷コンデンサＣ１を充電し、それによつて、出
力論理レベルの表示がうまく、後続の論理回路への印加
のためにストアされることができる。第２の例によれば
、比較的ローの論理レベルの信号Ｂが回路入力端子（た
とえば３２）の１つに印加される。
回路３０の動作は、第３ａ図および第３ｂ図を同時に参
照するとき最もよく理解される。論理回路３０はプール
演算Ａ−Ｂを行なうため正論理を用いるように構成され
る。すなわち、比較的正の電圧信号（たとえば＋５ボル
トＤ．ｃ．）が論理ｒ１ョまたはハイ（ＨＩ）論理レベ
ル信号を表わ−し、かつ比較的負の電圧信号（たとえば
接地）は論理ＲＯョまたはロー（ＬＯＷ）論理レベル信
号を表わす。第１の例によれば、比較的ハイの論理レベ
ル信号ＡおよびＢはそれぞれに回路入力端子３１および
３２の各々へ印加される。それゆえに、比較的ローの論
理レベル信号百が回路入力端子３３へ印加される。比較
的正またはハイ電圧信号ＡおよびＢは回路入力端子３１
および３２の各々へ印加されかつしたがつて論理ダイオ
ードＤ１およびＤ２のカソード電極へ印加（そのアノー
ド電極の信号に関して。）されるので、論理ダイオード
Ｄ１およびＤ２の各々が逆バイアスされまたは非導通状
態にされる。しかしながら、比較的負またはローの電圧
信号百が回路入力端子３３へ印加されかつしたがつて、
ｐチャネルＦＥＴＱ９のゲート電極へ印加されるので、
ＦＥＴＱ９が導通にされる。それゆえに、導通経路が、
ＦＥＴＱ９の導通経路を介して、回路入力端子３１と回
路出力端子３５との間に設けられる。その結果、回路出
力端子３５は比較的ハイの論理レベル信号（たとえば、
約＋５ボルト）を受け、その信号は、前述したように、
論理ＲｌＪを表わす。出力端子３５の比較的ハイの出力
信号は負荷コンデンサＣ１を充電し、それによつて、出
力論理レベルの表示がうまく、後続の論理回路への印加
のためにストアされることができる。第２の例によれば
、比較的ローの論理レベルの信号Ｂが回路入力端子（た
とえば３２）の１つに印加される。
それゆえに、比較的ハイの論理レベル信号百が回路入力
端子３３へ印加される。比較的ハイの論理レベル信号Ａ
は他の回路入力端子３１へ印加され続ける。動作におい
て、ＦＥＴＱ９が非導通にされる、なぜならばそのゲー
ト電極は回路入力端子３３から比較的正の論理レベル信
号百を受けるからである。第１の論理グイオードＤ１は
充分なしきい値電圧がないので逆バイアスされたまたは
非導通状態のままである、なぜならばそのカソード電極
は回路入力端子３１から比較的正またはハイの論理レベ
ル信号Ａを受け、かつそのアノード電極が回路出力端子
３５を介して負荷コンデンサＣ１ （これは前にハイの
論理レベルへ充電されている）から比較的ハイの論理レ
ベル信号を受けるからである。しかしながら、第２の論
理ダイオードＤ２は順バイアスされまたは導通状態にさ
れる、なぜならば比較的負またはローの論理レベル信号
Ｂが回路入力端子３２からそのカソード端子電極へ印加
され、他方比較的正またはハイの論理レベル信号が回路
出力端子３５からそのアノード電極へ印加されるからで
ある。その結果、前に充電されたコンデンサＣ１が放電
され、かつ回路出力端子３５は、論理ダイオードＤ２の
導通経路および回路入力端子３２を介して論理ＲＯＪを
表わす比較的ローの論理レベル信号（すなわ・ち、実質
的に接地）へクランプされる。このように、比較的ロー
の論理レベル信号ＡまたはＢが回路入力端子３１または
３２の一方へ印加されるときはいつでも、回路出力端子
３５は対応の論理ダイオードＤ１またはＤ２を含む放電
経路を介して門比較的ローの論理レベル信号へクランプ
される。それゆえに、第３ｂ図の真理値表によつて説明
されるように、残りの入力状態のため論理関数Ａ・Ｂを
行なうこの発明の回路３０の動作は、当業者にとつて明
らかであろう。第４ａ図を参照してプール関数Ａ＋Ｂを
行なうためのコンパクトな高速論理回路が示される。
端子３３へ印加される。比較的ハイの論理レベル信号Ａ
は他の回路入力端子３１へ印加され続ける。動作におい
て、ＦＥＴＱ９が非導通にされる、なぜならばそのゲー
ト電極は回路入力端子３３から比較的正の論理レベル信
号百を受けるからである。第１の論理グイオードＤ１は
充分なしきい値電圧がないので逆バイアスされたまたは
非導通状態のままである、なぜならばそのカソード電極
は回路入力端子３１から比較的正またはハイの論理レベ
ル信号Ａを受け、かつそのアノード電極が回路出力端子
３５を介して負荷コンデンサＣ１ （これは前にハイの
論理レベルへ充電されている）から比較的ハイの論理レ
ベル信号を受けるからである。しかしながら、第２の論
理ダイオードＤ２は順バイアスされまたは導通状態にさ
れる、なぜならば比較的負またはローの論理レベル信号
Ｂが回路入力端子３２からそのカソード端子電極へ印加
され、他方比較的正またはハイの論理レベル信号が回路
出力端子３５からそのアノード電極へ印加されるからで
ある。その結果、前に充電されたコンデンサＣ１が放電
され、かつ回路出力端子３５は、論理ダイオードＤ２の
導通経路および回路入力端子３２を介して論理ＲＯＪを
表わす比較的ローの論理レベル信号（すなわ・ち、実質
的に接地）へクランプされる。このように、比較的ロー
の論理レベル信号ＡまたはＢが回路入力端子３１または
３２の一方へ印加されるときはいつでも、回路出力端子
３５は対応の論理ダイオードＤ１またはＤ２を含む放電
経路を介して門比較的ローの論理レベル信号へクランプ
される。それゆえに、第３ｂ図の真理値表によつて説明
されるように、残りの入力状態のため論理関数Ａ・Ｂを
行なうこの発明の回路３０の動作は、当業者にとつて明
らかであろう。第４ａ図を参照してプール関数Ａ＋Ｂを
行なうためのコンパクトな高速論理回路が示される。
この発明の回路４０は第１および第２の入力端子４１お
よび４２ならびに出力端子４５を備える。入力端子４１
および４２はそれぞれの第１および第２の論理レベル信
号ＡおよびＢを受けるようにされている。第１の論理遂
行ダイオードＤ３のアノード電極は入力端子４１へ接続
される。論理ダイオードＤ３のカソード電極は回路出力
端子４５へ接続される。電界効果トランジスタ（ＦＥＴ
）ＱｌＯの導通経路は論理ダイオードＤ３の導通経路に
接続される。より特定的には、ＦＥＴＱｌＯのソース電
極は論理ダイオードＤ３のカソード電極へ接続され、か
つＦＥＴＱｌＯのドレイン電極は論理ダイオードＤ３の
アノード電極へ接続される。好ましい実施例では、ＦＥ
ＴＱｌＯはｎチャネルＭＯＳ素子である。ＦＥＴＱｌＯ
の制御またはゲート電極は第３の入力端子４２へ接続さ
れる。入力端子４３は信号百を受けるようにされ、その
論理レベルは入力端子４２へ印加される信号のそれに関
して反転される。第２の論理遂行ダイオードＤ４のアノ
ード電極は第２の入力端子４２へ接続される。論理ダイ
オードＤ４のカソード電極は回路出力端子４５へ接続さ
れる。負荷コンデンサＣ２は回路出力端子４５と、接地
のような基準電位源との間に接続されてもよい。第４ｂ
図は第４ａ図に示される回路４０によつて行なわれる論
理に対応する真理値表を表わす。
よび４２ならびに出力端子４５を備える。入力端子４１
および４２はそれぞれの第１および第２の論理レベル信
号ＡおよびＢを受けるようにされている。第１の論理遂
行ダイオードＤ３のアノード電極は入力端子４１へ接続
される。論理ダイオードＤ３のカソード電極は回路出力
端子４５へ接続される。電界効果トランジスタ（ＦＥＴ
）ＱｌＯの導通経路は論理ダイオードＤ３の導通経路に
接続される。より特定的には、ＦＥＴＱｌＯのソース電
極は論理ダイオードＤ３のカソード電極へ接続され、か
つＦＥＴＱｌＯのドレイン電極は論理ダイオードＤ３の
アノード電極へ接続される。好ましい実施例では、ＦＥ
ＴＱｌＯはｎチャネルＭＯＳ素子である。ＦＥＴＱｌＯ
の制御またはゲート電極は第３の入力端子４２へ接続さ
れる。入力端子４３は信号百を受けるようにされ、その
論理レベルは入力端子４２へ印加される信号のそれに関
して反転される。第２の論理遂行ダイオードＤ４のアノ
ード電極は第２の入力端子４２へ接続される。論理ダイ
オードＤ４のカソード電極は回路出力端子４５へ接続さ
れる。負荷コンデンサＣ２は回路出力端子４５と、接地
のような基準電位源との間に接続されてもよい。第４ｂ
図は第４ａ図に示される回路４０によつて行なわれる論
理に対応する真理値表を表わす。
プール演算Ａ＋Ｂを行なうためのコンパクトな高速論理
回路４０の動作は第４ａ図および第４ｂ図を同時に参照
するとき最もよく理解される。論理回路４０は、プール
関数Ａ＋Ｂを行なうため正論理（これは第３ａ図の論理
回路３０を参照するときより詳細に説明される。）を用
いるように構成される。第１の例によれば、比較的ハイ
の論理レ。ベル信号Ｂは回路入力端子の方（たとえば４
２）へ与えられる。それゆえ、比較的ローの論理レベル
信号百が回路入力端子４３へ印加される。その結果ｎチ
ャネルＦＥＴＱｌＯが非導通にされる、なぜならば比較
的ローの論理レベル信号ｎが回路入こ力端子４３からそ
のゲート電極へ印加されるからである。さらに、第２の
論理ダイオードＤ４が順バイアスされまたは導通状態に
される。なぜならばそのアノード電極が回路入力端子４
２から比較的正またはハイの論理レベル信号Ｂ（その力
ソー４ド電極で信号に関して。）を受けるからである。
それゆえに、導通経路が論理ダイオードＤ４の導通経路
を介して回路入力端子４２と回路出力端子４５との間に
設けられる。したがつて、論理回路入力端子４１または
４２のいずれか一方が比較的ハイの論理レベル信号を受
けけるとき、回路出力端子４５は比較的ハイの論理レベ
ル信号（たとえば、約＋５ボルト）を受け、その信号は
論理ＲｌＪを表わす。出力端子４５の比較的ハイの出力
信号は負荷コンデンサＣ２を充電し、そのため出力論理
レベルの表示が後続の利用のため都合よくストアされる
ことができる。もしも比較的ハイの論理レベル信号Ａが
回路入フカ端子４１へ同じように印加されればば、第１
の論理ダイオードＤ３もまた順バイアスされまたは導通
状態にされ（ダイオードＤ４を参照して前に開示された
。）ダイオードＤ３の導通経路を介して負荷コンデンサ
Ｃ２を充電するということが理・解されるべきである。
しかしながら、比較的ローの論理レベル信号Ａが他の方
法で回路入力端子４１へ印加されれば、第１の論理ダイ
オードＤ３が逆バイアスされまたは非導通状態にされる
ので（あとで説明する）、負荷コンデンサＣ２は第２の
・論理ダイオードＤ４の導通経路によつてのみ充電され
る。第２の例によれば、比較的ローの論理レベル信号Ａ
およびＢはそれぞれに回路入力端子４１および４２の各
々へ印加される。
回路４０の動作は第４ａ図および第４ｂ図を同時に参照
するとき最もよく理解される。論理回路４０は、プール
関数Ａ＋Ｂを行なうため正論理（これは第３ａ図の論理
回路３０を参照するときより詳細に説明される。）を用
いるように構成される。第１の例によれば、比較的ハイ
の論理レ。ベル信号Ｂは回路入力端子の方（たとえば４
２）へ与えられる。それゆえ、比較的ローの論理レベル
信号百が回路入力端子４３へ印加される。その結果ｎチ
ャネルＦＥＴＱｌＯが非導通にされる、なぜならば比較
的ローの論理レベル信号ｎが回路入こ力端子４３からそ
のゲート電極へ印加されるからである。さらに、第２の
論理ダイオードＤ４が順バイアスされまたは導通状態に
される。なぜならばそのアノード電極が回路入力端子４
２から比較的正またはハイの論理レベル信号Ｂ（その力
ソー４ド電極で信号に関して。）を受けるからである。
それゆえに、導通経路が論理ダイオードＤ４の導通経路
を介して回路入力端子４２と回路出力端子４５との間に
設けられる。したがつて、論理回路入力端子４１または
４２のいずれか一方が比較的ハイの論理レベル信号を受
けけるとき、回路出力端子４５は比較的ハイの論理レベ
ル信号（たとえば、約＋５ボルト）を受け、その信号は
論理ＲｌＪを表わす。出力端子４５の比較的ハイの出力
信号は負荷コンデンサＣ２を充電し、そのため出力論理
レベルの表示が後続の利用のため都合よくストアされる
ことができる。もしも比較的ハイの論理レベル信号Ａが
回路入フカ端子４１へ同じように印加されればば、第１
の論理ダイオードＤ３もまた順バイアスされまたは導通
状態にされ（ダイオードＤ４を参照して前に開示された
。）ダイオードＤ３の導通経路を介して負荷コンデンサ
Ｃ２を充電するということが理・解されるべきである。
しかしながら、比較的ローの論理レベル信号Ａが他の方
法で回路入力端子４１へ印加されれば、第１の論理ダイ
オードＤ３が逆バイアスされまたは非導通状態にされる
ので（あとで説明する）、負荷コンデンサＣ２は第２の
・論理ダイオードＤ４の導通経路によつてのみ充電され
る。第２の例によれば、比較的ローの論理レベル信号Ａ
およびＢはそれぞれに回路入力端子４１および４２の各
々へ印加される。
それゆえに、比較的ハイの論理レベル信号百が回路入力
端子４３へ印加される。その結果、第１および第２の論
理ダイオードＤ１およびＤ２の各々が逆バイアスされま
たは非導通状態にされる、なぜならば、比較的正または
ハイの論理レベル信号が回路出力端子４５を介して負荷
コンデンサＣ２（前にハイ論理レベルへ充電されている
。）からダイオードＤ３およびＤ４のそれぞれのカソー
ド電極へ印加され、他方比較的負またはローの論理レベ
ル信号が対応の回路入力端子４１および４２からダイオ
ードＤ３およびＤ４のそれぞれのアノード電極へ印加さ
れるからである。比較的正またはハイの電圧信号百が回
路入力端子４３へ印加されかつそれゆえにｎチャネルＦ
ＥＴＱｌＯのゲート電極へ印加されるので、ＦＥＴＱｌ
Ｏが導通される。このように、前に充電された負荷コン
デンサＣ２が放電され、かつ回路出力端子４５がＦＥＴ
ＱｌＯの導通経路および回路入力端子４１を介して比較
的ローの＝狸！−マル信号へクランプされる。このよう
にＪ庇較的ローの論理レベル信号ＡおよびＢが同時に回
路入力端子４１および４２の各々へ印加されるときはい
つても、回路出力端子４５はＦＥＴＱｌＯの導通経路を
含む放電経路を介して、論理ＲＯＪを表わす比較的ロー
の論理レベル信号へクランプされる。前述の説明に鑑み
て、第４ｂ図の真理値表によつて説明されるような残り
の入力状態に対する論理関数Ａ＋Ｂを行なうためのこの
発明の回路４０の動作は当業者にとつて明らかであろう
。この発明によれば、コンパクトなＣＭＯＳダイオード
論理回路３０および４０は、第１図および第２図に示さ
れるような、従来のＣＭＯＳ論理回路よりも小さな面積
にレイアウトされることができる。
端子４３へ印加される。その結果、第１および第２の論
理ダイオードＤ１およびＤ２の各々が逆バイアスされま
たは非導通状態にされる、なぜならば、比較的正または
ハイの論理レベル信号が回路出力端子４５を介して負荷
コンデンサＣ２（前にハイ論理レベルへ充電されている
。）からダイオードＤ３およびＤ４のそれぞれのカソー
ド電極へ印加され、他方比較的負またはローの論理レベ
ル信号が対応の回路入力端子４１および４２からダイオ
ードＤ３およびＤ４のそれぞれのアノード電極へ印加さ
れるからである。比較的正またはハイの電圧信号百が回
路入力端子４３へ印加されかつそれゆえにｎチャネルＦ
ＥＴＱｌＯのゲート電極へ印加されるので、ＦＥＴＱｌ
Ｏが導通される。このように、前に充電された負荷コン
デンサＣ２が放電され、かつ回路出力端子４５がＦＥＴ
ＱｌＯの導通経路および回路入力端子４１を介して比較
的ローの＝狸！−マル信号へクランプされる。このよう
にＪ庇較的ローの論理レベル信号ＡおよびＢが同時に回
路入力端子４１および４２の各々へ印加されるときはい
つても、回路出力端子４５はＦＥＴＱｌＯの導通経路を
含む放電経路を介して、論理ＲＯＪを表わす比較的ロー
の論理レベル信号へクランプされる。前述の説明に鑑み
て、第４ｂ図の真理値表によつて説明されるような残り
の入力状態に対する論理関数Ａ＋Ｂを行なうためのこの
発明の回路４０の動作は当業者にとつて明らかであろう
。この発明によれば、コンパクトなＣＭＯＳダイオード
論理回路３０および４０は、第１図および第２図に示さ
れるような、従来のＣＭＯＳ論理回路よりも小さな面積
にレイアウトされることができる。
さらに、この発明の論理回路は先行技術のものよりも高
速である、なぜならば論理遂行ダイオードは、従来のＣ
ＭＯＳ論理回路を構成するために用いられる電界効果ト
ランジスタよりも低いオン抵抗／ユニット面積を有する
からである。この発明の好ましい実施例が示されかつ開
示されたが、種々の修正および変形がこの発明の真の精
神および範囲から逸脱することなくなされるということ
が明らかであろう。
速である、なぜならば論理遂行ダイオードは、従来のＣ
ＭＯＳ論理回路を構成するために用いられる電界効果ト
ランジスタよりも低いオン抵抗／ユニット面積を有する
からである。この発明の好ましい実施例が示されかつ開
示されたが、種々の修正および変形がこの発明の真の精
神および範囲から逸脱することなくなされるということ
が明らかであろう。
たとえば、ここに開示した論理回路３０および４０は２
個の論理レベル入力信号ＡおよびＢに対してプール演算
を行なうけれども、この発明は２個の入力信号のみをゲ
ート処理するように限定されるものでないということが
理解されるべきである。任意の数の入力信号Ｃ・・・・
・・Ｎがこの発明の回路によつて論理的に結合されても
良い。しかしながら、それぞれの論理遂行ダイオードの
導通経路は各付加的な回路入力端子と回路出力端子との
間に接続される。さらに、含まれる各付加的な入力端子
に対して、対応の電界効果トランジスタは、行なわれる
べきプール関数に基づき、ＦＥＴＱ９またはＱｌＯの一
方に電気的に直列に接続される。このように、付加的な
対応する電界効果トランジスタのそれぞれのゲート電極
は入力信号ｉ・・・・・・Ｎを受けるように接続される
。
個の論理レベル入力信号ＡおよびＢに対してプール演算
を行なうけれども、この発明は２個の入力信号のみをゲ
ート処理するように限定されるものでないということが
理解されるべきである。任意の数の入力信号Ｃ・・・・
・・Ｎがこの発明の回路によつて論理的に結合されても
良い。しかしながら、それぞれの論理遂行ダイオードの
導通経路は各付加的な回路入力端子と回路出力端子との
間に接続される。さらに、含まれる各付加的な入力端子
に対して、対応の電界効果トランジスタは、行なわれる
べきプール関数に基づき、ＦＥＴＱ９またはＱｌＯの一
方に電気的に直列に接続される。このように、付加的な
対応する電界効果トランジスタのそれぞれのゲート電極
は入力信号ｉ・・・・・・Ｎを受けるように接続される
。
第１図および第２図は、それぞれにプール論理演算Ａ−
ＢおよびＡ＋Ｂを行なうための先行技術のＣＭＯＳ回路
を示す。 第３ａ図はプール演算Ａ・Ｂを行なうためのこの発明の
改良されたコンパクトな論理回路の概略図である。第３
ｂ図は第３ａ図の回路によつて行なわれる論理に対応す
る真理値表を示す図である。第４ａ図はプール演算Ａ＋
Ｂを行なうためのこの発明の改良されたコンパクトなＣ
ＭＯＳ回路の概略図である。第４ｂ図は第４ノａ図の回
路によつて行なわれる論理演算に対応する真理値表の図
てある。図において、３０および４０は論理回路、Ｄｌ
，Ｄ２，Ｄ３およびＤ４は論理ダイオード、３１，３２
，４１および４２は入力端子、３５およ７び４５は出力
端子、Ｃ１およびＣ２は負荷コンデンサ、Ｑ９およびＱ
ｌＯは電界効果トランジスタ、３３および４３は入力端
子を示す。
ＢおよびＡ＋Ｂを行なうための先行技術のＣＭＯＳ回路
を示す。 第３ａ図はプール演算Ａ・Ｂを行なうためのこの発明の
改良されたコンパクトな論理回路の概略図である。第３
ｂ図は第３ａ図の回路によつて行なわれる論理に対応す
る真理値表を示す図である。第４ａ図はプール演算Ａ＋
Ｂを行なうためのこの発明の改良されたコンパクトなＣ
ＭＯＳ回路の概略図である。第４ｂ図は第４ノａ図の回
路によつて行なわれる論理演算に対応する真理値表の図
てある。図において、３０および４０は論理回路、Ｄｌ
，Ｄ２，Ｄ３およびＤ４は論理ダイオード、３１，３２
，４１および４２は入力端子、３５およ７び４５は出力
端子、Ｃ１およびＣ２は負荷コンデンサ、Ｑ９およびＱ
ｌＯは電界効果トランジスタ、３３および４３は入力端
子を示す。
Claims (1)
- 【特許請求の範囲】 １ ブール論理関数を行なう論理回路であつて、それぞ
れの論理信号を受けるための複数個の入力端子は、第１
の論理信号を受ける第１の入力端子と、第２の論理信号
を受ける第２の入力端子と、第３の論理信号を受ける第
３の入力端子とを含み、前記第３の論理信号は、前記第
２の論理信号のものに対して反転されており、前記複数
個の入力端子の第１のものと前記出力端子との間に接続
されたそれぞれのアノードおよびカソード端子を有する
第１のダイオード、前記複数個の入力端子の第２のもの
と前記出力端子との間に接続されたそれぞれアノードお
よびカソード端子を有する第２のダイオード、ならびに
１対の導通経路端子と制御端子とを有する電界効果トラ
ンジスタをさらに備え、前記電界効果トランジスタの第
１の導通経路端子は、前記第１のダイオードのアノード
電極に接続され、前記電界効果トランジスタの第２の導
通経路端子は、前記第１のダイオードのカソード電極に
接続され、さらに前記電界効果トランジスタの前記制御
端子は、前記第３の入力端子に接続される、論理回路。 ２ 前記電界効果トランジスタは、ｎチャネルＭＯＳ装
置である、特許請求の範囲第１項記載の論理回路。３
前記電界効果トランジスタは、ｎチャネルＭＯＳ装置で
ある、特許請求の範囲第１項記載の論理回路。 ４ 前記出力端子を接地するロードコンデンサをさらに
備える、特許請求の範囲第１項記載の論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US874601 | 1978-02-02 | ||
| US05/874,601 US4185209A (en) | 1978-02-02 | 1978-02-02 | CMOS boolean logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54107233A JPS54107233A (en) | 1979-08-22 |
| JPS6049381B2 true JPS6049381B2 (ja) | 1985-11-01 |
Family
ID=25364147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54002149A Expired JPS6049381B2 (ja) | 1978-02-02 | 1979-01-10 | ブ−ル論理関数を行なう論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4185209A (ja) |
| JP (1) | JPS6049381B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4883986A (en) * | 1981-05-19 | 1989-11-28 | Tokyo Shibaura Denki Kabushiki Kaisha | High density semiconductor circuit using CMOS transistors |
| JPS60173924A (ja) * | 1984-02-20 | 1985-09-07 | Toshiba Corp | 論理回路 |
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| US4704547A (en) * | 1984-12-10 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | IGFET gating circuit having reduced electric field degradation |
| US4717847A (en) * | 1985-04-29 | 1988-01-05 | Harris Corporation | TTL compatible CMOS input buffer |
| DE3675306D1 (de) * | 1985-08-09 | 1990-12-06 | Siemens Ag | Signalumsetzschaltung. |
| US5015881A (en) * | 1990-03-02 | 1991-05-14 | International Business Machines Corp. | High speed decoding circuit with improved AND gate |
| US5030853A (en) * | 1990-03-21 | 1991-07-09 | Thunderbird Technologies, Inc. | High speed logic and memory family using ring segment buffer |
| US5105105A (en) * | 1990-03-21 | 1992-04-14 | Thunderbird Technologies, Inc. | High speed logic and memory family using ring segment buffer |
| JP2749185B2 (ja) * | 1990-07-11 | 1998-05-13 | シャープ株式会社 | 複合論理回路 |
| JP3556679B2 (ja) | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| GB2573795B (en) * | 2018-05-17 | 2023-01-11 | Pragmatic Printing Ltd | AND gates and clock dividers |
| GB2611882B (en) * | 2018-05-17 | 2023-07-05 | Pragmatic Printing Ltd | AND gates and clock dividers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3356858A (en) * | 1963-06-18 | 1967-12-05 | Fairchild Camera Instr Co | Low stand-by power complementary field effect circuitry |
| US3305735A (en) * | 1963-10-07 | 1967-02-21 | Bendix Corp | Signal selection and monitoring system utilizing redundant voting circuits |
| AT307092B (de) * | 1969-05-31 | 1973-05-10 | Licentia Gmbh | Logische Verknüpfung |
| BE759081A (nl) * | 1969-11-24 | 1971-05-18 | Shell Int Research | Transistoromkeerschakeling |
| US3676705A (en) * | 1970-05-11 | 1972-07-11 | Rca Corp | Logic circuits employing switches such as field-effect devices |
| US3986042A (en) * | 1974-12-23 | 1976-10-12 | Rockwell International Corporation | CMOS Boolean logic mechanization |
-
1978
- 1978-02-02 US US05/874,601 patent/US4185209A/en not_active Expired - Lifetime
-
1979
- 1979-01-10 JP JP54002149A patent/JPS6049381B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54107233A (en) | 1979-08-22 |
| US4185209A (en) | 1980-01-22 |
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