JPS633513A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS633513A JPS633513A JP61147507A JP14750786A JPS633513A JP S633513 A JPS633513 A JP S633513A JP 61147507 A JP61147507 A JP 61147507A JP 14750786 A JP14750786 A JP 14750786A JP S633513 A JPS633513 A JP S633513A
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- JP
- Japan
- Prior art keywords
- fet
- mos
- logic circuit
- threshold voltage
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関し、特に相補型ＭＯ３−ＦＥＴ
″′Ｃ−構成された論理回路に関する。
″′Ｃ−構成された論理回路に関する。
従来の相補型ＭＯ３−ＦＥＴで構成された論理回路は、
第３図にその一例を示したように、Ｐチャンネル エン
ハンスメント型ＭＯ３−ＦＥＴＱ１１とＮチャンネル・
エンハンスメント型Ｍ ＯＳ −ＦＥＴＱ、□で構成さ
れている。
第３図にその一例を示したように、Ｐチャンネル エン
ハンスメント型ＭＯ３−ＦＥＴＱ１１とＮチャンネル・
エンハンスメント型Ｍ ＯＳ −ＦＥＴＱ、□で構成さ
れている。
第３図の論理回路は、入力ＩＮの２値信号に応答してオ
ンオフし、入力ＩＮと逆極性の出力ＯＵＴを発生するイ
ンバータである。
ンオフし、入力ＩＮと逆極性の出力ＯＵＴを発生するイ
ンバータである。
上述した従来の相補型ＭＯＳ−ＦＥＴて構成された論理
回路は、第４図のＢ（破線）で示したように、論理しき
い値電圧が電源電圧■ｃｃに依存する為、広い電源電圧
の範囲で論理回路の論理しきい値電圧を狭い入力レベル
の範囲内に設定することができないという問題点がある
。 ゛〔問題点を解決するための手段〕 本発明の回路は、−導電チャンネル・エンハンスメント
型の第１のＭ ＯＳ Ｆ Ｅ Ｔと、該第１のＭＯ８
−ＦＥＴと逆導電チャンネル・エンハンスメント型の第
２のＭＯ３−ＦＥＴで構成された論理回路において、前
記第１のＭＯ３−ＦＥＴと該論理回路の出力との間に第
１のＭＯ３−ＦＥＴのＯＮ抵抗より充分高いＯＮ抵抗を
有する逆導電チャンネル・ディプリーション型の第３の
ＭＯ３−ＦＥＴを直列接続すると共に該第３のＭＯ３−
ＦＥＴのゲート電極を該論理回路の出力に接続したこと
を特徴とする。
回路は、第４図のＢ（破線）で示したように、論理しき
い値電圧が電源電圧■ｃｃに依存する為、広い電源電圧
の範囲で論理回路の論理しきい値電圧を狭い入力レベル
の範囲内に設定することができないという問題点がある
。 ゛〔問題点を解決するための手段〕 本発明の回路は、−導電チャンネル・エンハンスメント
型の第１のＭ ＯＳ Ｆ Ｅ Ｔと、該第１のＭＯ８
−ＦＥＴと逆導電チャンネル・エンハンスメント型の第
２のＭＯ３−ＦＥＴで構成された論理回路において、前
記第１のＭＯ３−ＦＥＴと該論理回路の出力との間に第
１のＭＯ３−ＦＥＴのＯＮ抵抗より充分高いＯＮ抵抗を
有する逆導電チャンネル・ディプリーション型の第３の
ＭＯ３−ＦＥＴを直列接続すると共に該第３のＭＯ３−
ＦＥＴのゲート電極を該論理回路の出力に接続したこと
を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明による第１の実施例を示す回路図であり
、Ｐチャンネル・エンハンスメント型ＭＯＳ −Ｆ Ｅ
ＴＱ、とＮチャンネル・エンハンスメント型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２で構成されたインバータ回路であ
って、Ｐチャンネル・エンハンスメント型Ｍ ＯＳ −
Ｆ Ｅ Ｔ Ｑ １ とインバータの出力ＯＵＴとの間
にＮチャンネル・ディプリーション型ＭＯ３−ＦＥＴＱ
３を直列接続すると共にＮチャンネル・ディプリーショ
ン型Ｍ ＯＳ −Ｆ Ｅ Ｔ Ｑ ３のゲート電極をイ
ンバータ回路の出力ＯＵＴに接続している。
、Ｐチャンネル・エンハンスメント型ＭＯＳ −Ｆ Ｅ
ＴＱ、とＮチャンネル・エンハンスメント型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２で構成されたインバータ回路であ
って、Ｐチャンネル・エンハンスメント型Ｍ ＯＳ −
Ｆ Ｅ Ｔ Ｑ １ とインバータの出力ＯＵＴとの間
にＮチャンネル・ディプリーション型ＭＯ３−ＦＥＴＱ
３を直列接続すると共にＮチャンネル・ディプリーショ
ン型Ｍ ＯＳ −Ｆ Ｅ Ｔ Ｑ ３のゲート電極をイ
ンバータ回路の出力ＯＵＴに接続している。
第１図において、入力ＩＮに論理しきい値電圧近傍の電
圧が印加された場合のＰチャンネル・エンハンスメント
型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １のＯＮ抵抗がＮチャ
ンネル・ディプリーション型ＭＯ３ＦＥＴＱ、の○Ｎ抵
抗に比べて十分小さければ、論理しきい値電圧はＮチャ
ンネル・ディプリーションＭ ＯＳ −Ｆ Ｅ Ｔ Ｑ
３及びＮチャンネル・エンハンスメント型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２のしきい値電圧だけで決定される
が、−般にデイプリージョンＭＯ３−ＦＥＴの論理しき
い値電圧は電源電圧に依存しない為、第４図のＡ（実線
）で示したように論理しきい値電圧は電源電圧に依存し
ない。
圧が印加された場合のＰチャンネル・エンハンスメント
型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １のＯＮ抵抗がＮチャ
ンネル・ディプリーション型ＭＯ３ＦＥＴＱ、の○Ｎ抵
抗に比べて十分小さければ、論理しきい値電圧はＮチャ
ンネル・ディプリーションＭ ＯＳ −Ｆ Ｅ Ｔ Ｑ
３及びＮチャンネル・エンハンスメント型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２のしきい値電圧だけで決定される
が、−般にデイプリージョンＭＯ３−ＦＥＴの論理しき
い値電圧は電源電圧に依存しない為、第４図のＡ（実線
）で示したように論理しきい値電圧は電源電圧に依存し
ない。
又、入力ＩＮに電源電圧ＶＣＣに等しい電圧のＨｉｇｈ
レベルが印加された場合、Ｐチャンネル・エンハンスメ
ント型Ｍ ＯＳ −Ｆ Ｅ Ｔ Ｑ １がＯＦＦする為
、インバータ回路を貫通してり、Ｃ，的に電流が流れず
消費電力が非常に小さくなる。
レベルが印加された場合、Ｐチャンネル・エンハンスメ
ント型Ｍ ＯＳ −Ｆ Ｅ Ｔ Ｑ １がＯＦＦする為
、インバータ回路を貫通してり、Ｃ，的に電流が流れず
消費電力が非常に小さくなる。
上述した第１の実施例はインバータ回路であるが、本発
明によればＮｏｐ、回路若しくはＮ ＡＮ Ｄ回路も構
成できることは明らかであり、本発明による第２の実施
例としてＮＯＲ回路を第２図に示す。
明によればＮｏｐ、回路若しくはＮ ＡＮ Ｄ回路も構
成できることは明らかであり、本発明による第２の実施
例としてＮＯＲ回路を第２図に示す。
第２図において、直列接続されたＰチャンネル・エンハ
ンスメント型Ｍ ＯＳ −Ｆ Ｅ Ｔ Ｑ ４及ヒＱ５
と並列接続されたＮチャンネル・エンハンスメント型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ６及びＱ７でＮＯＲが構成
されまた、Ｐチャンネル・エンハンスメント型ＭＯ３−
ＦＥＴＱ、とＮＯＲの出力ＯＵＴとの間にＮチャン′ネ
ル・デイプリージョン型ＭＯ３−ＦＥＴＱ３を直列接続
すると共にＮチャンネル・ディプリーション型〜１０Ｓ
−ＦＥＴＱ３のゲート電極がＮＯＲの出力に接続されて
いる。このＮＯＲ回路の動作は上述したインバータ回路
と同様であるので、動作の説明は省略する。
ンスメント型Ｍ ＯＳ −Ｆ Ｅ Ｔ Ｑ ４及ヒＱ５
と並列接続されたＮチャンネル・エンハンスメント型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ６及びＱ７でＮＯＲが構成
されまた、Ｐチャンネル・エンハンスメント型ＭＯ３−
ＦＥＴＱ、とＮＯＲの出力ＯＵＴとの間にＮチャン′ネ
ル・デイプリージョン型ＭＯ３−ＦＥＴＱ３を直列接続
すると共にＮチャンネル・ディプリーション型〜１０Ｓ
−ＦＥＴＱ３のゲート電極がＮＯＲの出力に接続されて
いる。このＮＯＲ回路の動作は上述したインバータ回路
と同様であるので、動作の説明は省略する。
［、発明の効果〕
以上説明したように本発明は、−導電チャンネル・エン
ハンスメント型の第１のＭＯＳ −Ｆ Ｅ Ｔと、第１
のＭＯＳ−ＦＥＴと逆導電チャンネル・エンハンスメン
ト型の第２のＭＯＳ−ＦＥＴで構成された論理回路にお
いて、第１のＭＯ３ＦＥＴと論理回路の出力との間に第
１のＭＯ３−ＦＥＴのＯＮ抵抗より充分高いＯＮ抵抗を
有する逆導電チャンネル・ディプリーション型の第３の
ＭＯ５−ＦＥＴを直列接続すると共に第３のＭＯ３−Ｆ
Ｅ Ｔのゲート電極を論理回路の出力に接続すること
により、電源電圧を依存しない論理しきい値電圧が得ら
れるという効果がある。
ハンスメント型の第１のＭＯＳ −Ｆ Ｅ Ｔと、第１
のＭＯＳ−ＦＥＴと逆導電チャンネル・エンハンスメン
ト型の第２のＭＯＳ−ＦＥＴで構成された論理回路にお
いて、第１のＭＯ３ＦＥＴと論理回路の出力との間に第
１のＭＯ３−ＦＥＴのＯＮ抵抗より充分高いＯＮ抵抗を
有する逆導電チャンネル・ディプリーション型の第３の
ＭＯ５−ＦＥＴを直列接続すると共に第３のＭＯ３−Ｆ
Ｅ Ｔのゲート電極を論理回路の出力に接続すること
により、電源電圧を依存しない論理しきい値電圧が得ら
れるという効果がある。
第１図および第２図は本発明による第１及び第２の実施
例を示す回路図、第３図は従来例を示す回路図および第
４図は論理回路の特性を示した図である。 ■ｃｃ・・・・・・電源、ＩＮ・・・・・・入力、ＯＵ
Ｔ・・・・・・出力、１・・・・・・信号端子、Ｑｌ、
Ｑ４．Ｑｓ 、Ｑｌｌ・・・・・・Ｐチャンネル・エン
ハンスメント型Ｍ ＯＳ −Ｆ Ｅ ′ｒ、Ｑｓ ・・
・・・Ｎチャンネル・ディプリーション型ＭＯＳ −Ｆ
ＥＴ、 Ｑ２ 、 Ｑ６ 、 Ｑ７ 、 Ｑ１０・・
・・・・Ｎチャンネル・エンハンスメント型ＭＯＳ−Ｆ
ＥＴ。 Ｙ１固 ＄ｚダ 嚇 第３別 Ｙ＋図
例を示す回路図、第３図は従来例を示す回路図および第
４図は論理回路の特性を示した図である。 ■ｃｃ・・・・・・電源、ＩＮ・・・・・・入力、ＯＵ
Ｔ・・・・・・出力、１・・・・・・信号端子、Ｑｌ、
Ｑ４．Ｑｓ 、Ｑｌｌ・・・・・・Ｐチャンネル・エン
ハンスメント型Ｍ ＯＳ −Ｆ Ｅ ′ｒ、Ｑｓ ・・
・・・Ｎチャンネル・ディプリーション型ＭＯＳ −Ｆ
ＥＴ、 Ｑ２ 、 Ｑ６ 、 Ｑ７ 、 Ｑ１０・・
・・・・Ｎチャンネル・エンハンスメント型ＭＯＳ−Ｆ
ＥＴ。 Ｙ１固 ＄ｚダ 嚇 第３別 Ｙ＋図
Claims (1)
- 一導電チャンネル・エンハンスメント型の第１のＭＯＳ
−ＦＥＴと、該第１のＭＯＳ−ＦＥＴと逆導電チャンネ
ル・エンハンスメント型の第２のＭＯＳ−ＦＥＴで構成
された論理回路において、前記第１のＭＯＳ−ＦＥＴと
該論理回路の出力との間に第１のＭＯＳ−ＦＥＴのＯＮ
抵抗より充分高いＯＮ抵抗を有する逆導電チャンネル・
ディプリーション型の第３のＭＯＳ−ＦＥＴを直列接続
すると共に該第３のＭＯＳ−ＦＥＴのゲート電極を該論
理回路の出力に接続したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147507A JPS633513A (ja) | 1986-06-23 | 1986-06-23 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147507A JPS633513A (ja) | 1986-06-23 | 1986-06-23 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633513A true JPS633513A (ja) | 1988-01-08 |
Family
ID=15431924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147507A Pending JPS633513A (ja) | 1986-06-23 | 1986-06-23 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633513A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7677850B2 (en) | 2006-06-01 | 2010-03-16 | Newfrey Llc | Clip comprising a pin and a bush |
| US7862272B2 (en) | 2004-05-31 | 2011-01-04 | Piolax Inc. | Clip |
| JP2022083085A (ja) * | 2020-11-24 | 2022-06-03 | 株式会社東芝 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548683A (en) * | 1978-09-29 | 1980-04-07 | Mitetsuku Moderune Ind Tech Gm | Method of measuring time with high accuracy |
-
1986
- 1986-06-23 JP JP61147507A patent/JPS633513A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548683A (en) * | 1978-09-29 | 1980-04-07 | Mitetsuku Moderune Ind Tech Gm | Method of measuring time with high accuracy |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7862272B2 (en) | 2004-05-31 | 2011-01-04 | Piolax Inc. | Clip |
| US7677850B2 (en) | 2006-06-01 | 2010-03-16 | Newfrey Llc | Clip comprising a pin and a bush |
| JP2022083085A (ja) * | 2020-11-24 | 2022-06-03 | 株式会社東芝 | 半導体集積回路 |
| JP2024069432A (ja) * | 2020-11-24 | 2024-05-21 | 株式会社東芝 | 半導体集積回路 |
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