JPH061450B2 - 記憶装置 - Google Patents
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- JPH061450B2 JPH061450B2 JP19357888A JP19357888A JPH061450B2 JP H061450 B2 JPH061450 B2 JP H061450B2 JP 19357888 A JP19357888 A JP 19357888A JP 19357888 A JP19357888 A JP 19357888A JP H061450 B2 JPH061450 B2 JP H061450B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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- G09G5/39—Control of the bit-mapped memory
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Description
【発明の詳細な説明】 安価な半導体記憶装置の出現により、近代のコンピュー
タおよびマイクロコンピユータ・システムは、システム
からのデータ出力用にビツト・マツプ式のビデオ表示装
置を使用できるようになつた。周知の通り、ビツト・マ
ツプ式表示装置は、表示装置の各画素（ピクセル）につ
いて情報の少なくとも１つの２進数字（ビツト）を記憶
し得る記憶装置を要求する。各ピクセルについて記憶さ
れる追加のビツトは、ビデオ表示装置に多色像のような
複合像を与えたり、その上に表わされる原情報と共にグ
ラフイツク背景のような背景および前景像を与える能力
をシステムに提供する。また、ビツト・マツプ式記憶装
置の使用により、データ処理操作は記憶された像を容易
に発生・変形させることができる。
タおよびマイクロコンピユータ・システムは、システム
からのデータ出力用にビツト・マツプ式のビデオ表示装
置を使用できるようになつた。周知の通り、ビツト・マ
ツプ式表示装置は、表示装置の各画素（ピクセル）につ
いて情報の少なくとも１つの２進数字（ビツト）を記憶
し得る記憶装置を要求する。各ピクセルについて記憶さ
れる追加のビツトは、ビデオ表示装置に多色像のような
複合像を与えたり、その上に表わされる原情報と共にグ
ラフイツク背景のような背景および前景像を与える能力
をシステムに提供する。また、ビツト・マツプ式記憶装
置の使用により、データ処理操作は記憶された像を容易
に発生・変形させることができる。
近代のビデオ表示装置はしばしばラスタ走査形であり、
この場合電子銃は表示されたパターンを発生させるよう
に表示スクリーンを横切つて水平面をたどる。表示され
たラスタ走査像がビデオ・スクリーン上に表示され続け
るように、像は周期的な間隔で更新されなければならな
い。陰極線管ビデオ表示装置の共通更新速度が１秒の1/
60であるのは、その速度で行われる更新動作がシステム
の使用者に気づかれないからである。しかし、スクリー
ン上に表示されるピクセルの数が表示される像の解像度
を増すように増加するにつれて、ますます多くの情報の
ビツトが更新間隔中にビツト・マツプ式記憶装置から呼
び出されなければならない。もしビツト・マツプ式記憶
装置がたつた１個の入出力端子を有するならば、データ
処理装置がビツト・マツプ式記憶装置を呼び出し得る時
間の百分率は、更新間隔が一定に保たれるならば表示装
置のピクセルのサイズと共に減少する。さらに、記憶装
置の速度が増加しなければならないのは、一定周期の時
間中により多くのビツトが出力されなければならないか
らである。
この場合電子銃は表示されたパターンを発生させるよう
に表示スクリーンを横切つて水平面をたどる。表示され
たラスタ走査像がビデオ・スクリーン上に表示され続け
るように、像は周期的な間隔で更新されなければならな
い。陰極線管ビデオ表示装置の共通更新速度が１秒の1/
60であるのは、その速度で行われる更新動作がシステム
の使用者に気づかれないからである。しかし、スクリー
ン上に表示されるピクセルの数が表示される像の解像度
を増すように増加するにつれて、ますます多くの情報の
ビツトが更新間隔中にビツト・マツプ式記憶装置から呼
び出されなければならない。もしビツト・マツプ式記憶
装置がたつた１個の入出力端子を有するならば、データ
処理装置がビツト・マツプ式記憶装置を呼び出し得る時
間の百分率は、更新間隔が一定に保たれるならば表示装
置のピクセルのサイズと共に減少する。さらに、記憶装
置の速度が増加しなければならないのは、一定周期の時
間中により多くのビツトが出力されなければならないか
らである。
ビデオ表示装置にデータの高速出力を供給するとともに
データ処理装置に記憶内容の呼出し能力増加をもたら
す、多端子即時読出し（マルチポート・ランダムアクセ
ス）記憶装置が開発された。多端子記憶装置は、コンピ
ユータ・システムのデータ処理装置によつて記憶装置の
即時呼出しおよび更新を行うための第１端子と、第１端
子とは無関係にかつそれと非同期でビデオ表示装置に記
憶内容の直列出力を与える第２端子であり、それによつ
てビデオ表示端末装置にデータを出力する間に記憶内容
の呼出しが可能となる前記第２端子と、を備えることに
よつて前記呼出し能力の増加を達成している。多端子即
時呼出し記憶装置の例は、いずれもテキサス・インスツ
ルメンツ社(Texas Instruments Incorporated)に譲渡さ
れた米国特許第４，５６２，４３５号（１９８５年１２
月３１日発行）、米国特許第４，６３９，８９０号（１
９８７年１月２７日発行）、および米国特許第４，６３
６，９８６号（１９８７年１月１３日発行）に記載され
ている。
データ処理装置に記憶内容の呼出し能力増加をもたら
す、多端子即時読出し（マルチポート・ランダムアクセ
ス）記憶装置が開発された。多端子記憶装置は、コンピ
ユータ・システムのデータ処理装置によつて記憶装置の
即時呼出しおよび更新を行うための第１端子と、第１端
子とは無関係にかつそれと非同期でビデオ表示装置に記
憶内容の直列出力を与える第２端子であり、それによつ
てビデオ表示端末装置にデータを出力する間に記憶内容
の呼出しが可能となる前記第２端子と、を備えることに
よつて前記呼出し能力の増加を達成している。多端子即
時呼出し記憶装置の例は、いずれもテキサス・インスツ
ルメンツ社(Texas Instruments Incorporated)に譲渡さ
れた米国特許第４，５６２，４３５号（１９８５年１２
月３１日発行）、米国特許第４，６３９，８９０号（１
９８７年１月２７日発行）、および米国特許第４，６３
６，９８６号（１９８７年１月１３日発行）に記載され
ている。
前記米国特許第４，６３６，９８６号に記載された多端
子即時呼出し記憶装置は４個の即時呼出し入出力端子
と、４個の直列呼出し入出力端子とを備えているので、
１つの記憶装置が４個の記憶アレイを有するように思わ
れる。これによつて１回の即時呼出しで１つのアドレス
値と共に４データ・ビツトを同時に読書きすることがで
き、またビデオ表示装置に対するデータ通信の目的で４
倍の直列出力を与える。次に外部並直列レジスタは４つ
の直列出力ビツトを受けて、それらを表示更新速度でビ
デオ表示装置にシフトさせることができ、これによつて
記憶レジスタはビデオ表示装置の1/4の速度でシフトす
ることができ、半導体記憶装置の速度要求が減少され
る。
子即時呼出し記憶装置は４個の即時呼出し入出力端子
と、４個の直列呼出し入出力端子とを備えているので、
１つの記憶装置が４個の記憶アレイを有するように思わ
れる。これによつて１回の即時呼出しで１つのアドレス
値と共に４データ・ビツトを同時に読書きすることがで
き、またビデオ表示装置に対するデータ通信の目的で４
倍の直列出力を与える。次に外部並直列レジスタは４つ
の直列出力ビツトを受けて、それらを表示更新速度でビ
デオ表示装置にシフトさせることができ、これによつて
記憶レジスタはビデオ表示装置の1/4の速度でシフトす
ることができ、半導体記憶装置の速度要求が減少され
る。
この４倍構造の他の使用は像表示能力の増強を与える。
例えば、４倍構造が多色表示装置に役立つのは、各アド
レスと組み合わされる４ビツトがおのおの記憶「プレイ
ン」を構成することができるからである。技術的に周知
の通り、４プレイン・システムはビデオ表示装置の各対
応ピクセルについて最大１６色を表わす２進コードの記
憶を与える。４ビツトのもう１つの使用は、ビツトの１
つがテキストを表わし、他の３ビツトがグラフイツク背
景用の８ビツト色コードを表わすように使用することで
あり、かくて４倍記憶装置はグラフイツク像の上にテキ
スト・メツセージを重ねるのを容易にする。
例えば、４倍構造が多色表示装置に役立つのは、各アド
レスと組み合わされる４ビツトがおのおの記憶「プレイ
ン」を構成することができるからである。技術的に周知
の通り、４プレイン・システムはビデオ表示装置の各対
応ピクセルについて最大１６色を表わす２進コードの記
憶を与える。４ビツトのもう１つの使用は、ビツトの１
つがテキストを表わし、他の３ビツトがグラフイツク背
景用の８ビツト色コードを表わすように使用することで
あり、かくて４倍記憶装置はグラフイツク像の上にテキ
スト・メツセージを重ねるのを容易にする。
像情報がビツト・マツプ方式で多ビツト色コードによつ
て記憶されるような応用では、しばしば多数の記憶アド
レス、すなわちピクセル位置は、同じ色コード情報を含
む。その結果像の大部分は与えられた１つの色で埋めら
れる。上述の米国特許に見られるような先行技術の双端
子記憶装置では、かかる「埋め」を果たすに要する動作
は所要数の記憶位置まで書込み動作を繰り返すことにな
る。さらに、かかる埋められた像のデータ点の表示は、
しばしば相互に接近した多数の記憶位置に同じ色データ
を記憶することになる。
て記憶されるような応用では、しばしば多数の記憶アド
レス、すなわちピクセル位置は、同じ色コード情報を含
む。その結果像の大部分は与えられた１つの色で埋めら
れる。上述の米国特許に見られるような先行技術の双端
子記憶装置では、かかる「埋め」を果たすに要する動作
は所要数の記憶位置まで書込み動作を繰り返すことにな
る。さらに、かかる埋められた像のデータ点の表示は、
しばしば相互に接近した多数の記憶位置に同じ色データ
を記憶することになる。
したがつて本発明の１つの目的は、隣接アドレスを持つ
多重記憶セルが１回の書込みサイクルで書き込まれる選
択可能モードを有する双端子記憶装置を提供することで
ある。
多重記憶セルが１回の書込みサイクルで書き込まれる選
択可能モードを有する双端子記憶装置を提供することで
ある。
本発明のもう１つの目的は、前記多重記憶セルが１群を
構成し、その群にある前記多重セルのあるものは書き込
まれるが前記群にある他のセルは変更されない、といつ
たような双端子記憶装置を提供することである。
構成し、その群にある前記多重セルのあるものは書き込
まれるが前記群にある他のセルは変更されない、といつ
たような双端子記憶装置を提供することである。
本発明のもう１つの目的は、記憶装置が複数個の並列入
力と通信し、かつ前記入力の中の選択された入力から書
込みが書込みサイクルの間抑止される、かかるモードを
有するかかる双端子記憶装置を提供することである。
力と通信し、かつ前記入力の中の選択された入力から書
込みが書込みサイクルの間抑止される、かかるモードを
有するかかる双端子記憶装置を提供することである。
したがつて本発明のなおもう１つの目的は、かかるモー
ドを有し、かつ与えられた書込みサイクルの間選択され
た記憶セルに書き込むべきデータを含むデータ・レジス
タをさらに含む、かかる双端子記憶装置を提供すること
である。
ドを有し、かつ与えられた書込みサイクルの間選択され
た記憶セルに書き込むべきデータを含むデータ・レジス
タをさらに含む、かかる双端子記憶装置を提供すること
である。
本発明のなおもう１つの目的は、かかるモードを有しか
つかかるデータ・レジスタを含み、データ入力がデータ
・レジスタの内容を書き込むべき記憶セルの群にあるも
のを選択する、かかる双端子記憶装置を提供することで
ある。
つかかるデータ・レジスタを含み、データ入力がデータ
・レジスタの内容を書き込むべき記憶セルの群にあるも
のを選択する、かかる双端子記憶装置を提供することで
ある。
本発明の他の目的および利点は、下記明細を図面と共に
読む当業者にとつて明白であると思う。
読む当業者にとつて明白であると思う。
本発明は行および列の形の構成された記憶アレイを持
ち、かつ複数個の隣接列が同時に書き込まれる特殊作動
モードを有する即時呼出し記憶装置に組み入れることが
できる。この記憶装置にある列デコーダは２段に分けら
れ、第２段の出力は入力信号の別の組で多重化される。
書込みサイクルにおいて、正規モードでは第２段が１群
の列の内の１つの列を選択し、特殊モードでは他の組の
入力信号が、同じ入力データで書込まれるその群の１つ
以上の列を選択する。こうして、選択された複数個の記
憶セルは同一データで書込まれ得る。さらに、列の群に
ある選択された列に書き込まれるべきデータを記憶する
データ・レジスタも具備されている。これによつて記憶
装置のデータ入力端子は、色レジスタの内容を書込むべ
き群の中の列を選択する入力信号の組を受信することが
できる。データ・レジスタの一定のビツトが記憶アレイ
に書き込まれないようにする書込みマスク・レジスタも
具備されている。
ち、かつ複数個の隣接列が同時に書き込まれる特殊作動
モードを有する即時呼出し記憶装置に組み入れることが
できる。この記憶装置にある列デコーダは２段に分けら
れ、第２段の出力は入力信号の別の組で多重化される。
書込みサイクルにおいて、正規モードでは第２段が１群
の列の内の１つの列を選択し、特殊モードでは他の組の
入力信号が、同じ入力データで書込まれるその群の１つ
以上の列を選択する。こうして、選択された複数個の記
憶セルは同一データで書込まれ得る。さらに、列の群に
ある選択された列に書き込まれるべきデータを記憶する
データ・レジスタも具備されている。これによつて記憶
装置のデータ入力端子は、色レジスタの内容を書込むべ
き群の中の列を選択する入力信号の組を受信することが
できる。データ・レジスタの一定のビツトが記憶アレイ
に書き込まれないようにする書込みマスク・レジスタも
具備されている。
本発明の好適な実施例を付図に関して以下に詳しく説明
する。
する。
いま第１図から、本発明により作られかつ改良された書
込みマスク特徴を含む双端子記憶装置１の機能ブロツク
図が示されている。参考として本明細書に組み入れられ
る前記米国特許第４，６３６，９８６号の記憶装置と同
様に、双端子記憶装置１は線Ａ０〜Ａ８によるアドレス
信号と、クロツク信号ＲＡＳ-、ＣＡＳ-およびＳＣＬＫ
と、書込み可能信号ＷＥと、転送可能信号ＴＲ-と、直
列出力可能信号ＳＯＥとを受信する。注目すべき点は、
書込みマスク特徴が含まれるので双端子記憶装置１よつ
て受信されかつ利用されるのは１つの列アドレス・スト
ローブＣＡＳ-のみである。双端子記憶装置１は８つの
即時呼出し入出力線Ｄ０〜Ｄ７を有し、これに反して前
記米国特許第４，６３６，９８６号の記憶装置ではかか
る入出力端子が４つだけであり、これから説明する本発
明はもちろん双端子記憶装置のいずれの構造にも適用で
きる。したがつて、双端子記憶装置１は８個のアレイ２
を含み、本実施例において各アレイは５１２行および２
５６列に構成された記憶の１２８キロビツトを含む。し
たがつて、第１図の双端子記憶装置１は１メガビツトの
記憶容量を有する。各アレイ２と組み合わされる感知増
幅器バンク４は、アレイ２の動記憶セルに出入するデー
タの感知、再生および書込み用として技術的に周知の２
５６個の感知増幅器を含む。
込みマスク特徴を含む双端子記憶装置１の機能ブロツク
図が示されている。参考として本明細書に組み入れられ
る前記米国特許第４，６３６，９８６号の記憶装置と同
様に、双端子記憶装置１は線Ａ０〜Ａ８によるアドレス
信号と、クロツク信号ＲＡＳ-、ＣＡＳ-およびＳＣＬＫ
と、書込み可能信号ＷＥと、転送可能信号ＴＲ-と、直
列出力可能信号ＳＯＥとを受信する。注目すべき点は、
書込みマスク特徴が含まれるので双端子記憶装置１よつ
て受信されかつ利用されるのは１つの列アドレス・スト
ローブＣＡＳ-のみである。双端子記憶装置１は８つの
即時呼出し入出力線Ｄ０〜Ｄ７を有し、これに反して前
記米国特許第４，６３６，９８６号の記憶装置ではかか
る入出力端子が４つだけであり、これから説明する本発
明はもちろん双端子記憶装置のいずれの構造にも適用で
きる。したがつて、双端子記憶装置１は８個のアレイ２
を含み、本実施例において各アレイは５１２行および２
５６列に構成された記憶の１２８キロビツトを含む。し
たがつて、第１図の双端子記憶装置１は１メガビツトの
記憶容量を有する。各アレイ２と組み合わされる感知増
幅器バンク４は、アレイ２の動記憶セルに出入するデー
タの感知、再生および書込み用として技術的に周知の２
５６個の感知増幅器を含む。
双端子記憶装置１の直列側を見ると、転送ゲート６がア
レイ２の各ビツト線に接続されており、これはアレイ２
からデータ・レジスタ８に、またはその逆にデータを転
送するために前記米国特許第４，６３６，９８６号の双
端子記憶装置の場合と同様である。この例では、データ
・レジスタ８は２５６ビツト・レジスタであるので、デ
ータの２５６ビツトは転送ゲート６の各バンクによつて
転送され、すなわち各転送サイクルにおいてデータの２
０４８ビツトが転送される。直列論理１４は線ＳＣＬＫ
の直列クロツク信号、線ＳＯＥの直列出力可能信号およ
び線ＴＲ-の転送信号、ならびにＲＡＭ論理１６からの
信号を受信するので、データの転送は前記米国特許第
４，６３６，９８６号の記憶装置と同様に正しい時間に
行われる。
レイ２の各ビツト線に接続されており、これはアレイ２
からデータ・レジスタ８に、またはその逆にデータを転
送するために前記米国特許第４，６３６，９８６号の双
端子記憶装置の場合と同様である。この例では、データ
・レジスタ８は２５６ビツト・レジスタであるので、デ
ータの２５６ビツトは転送ゲート６の各バンクによつて
転送され、すなわち各転送サイクルにおいてデータの２
０４８ビツトが転送される。直列論理１４は線ＳＣＬＫ
の直列クロツク信号、線ＳＯＥの直列出力可能信号およ
び線ＴＲ-の転送信号、ならびにＲＡＭ論理１６からの
信号を受信するので、データの転送は前記米国特許第
４，６３６，９８６号の記憶装置と同様に正しい時間に
行われる。
トグル・カウンタ／デコーダ２２は、直列入出力が始ま
る各データ・レジスタ８の中のビツトを選択するカウン
タおよびデコーダを含む。したがつて、トグル・カウン
タ／デコーダ２２は、前記米国特許第４，６３６，９８
６号の記憶装置の場合と同様に直列入出力が始まる直列
位置を選択する、線２１に現われるＲＡＭ論理１６から
のラツチされた列アドレス信号を受信する。直列論理１
４は、上記の通り転送サイクルにおいてラツチされた列
アドレス値をロードするようにトグル・カウンタ／デコ
ーダ２２を制御するとともに、トグル・カウンタ／デコ
ーダ２２のカウンタの値が各直列サイクルの間増分され
るように線ＳＣＬＫのクロツク信号の各サイクル間トグ
ル・カウンタ／デコーダ２２に信号を供給する。トグル
・カウンタ／デコーダ２２はそのカウンタに記憶された
デコード化値を各ポインタ１０に供給するが、かかる１
つのポインタ１０は各データ・レジスタ８と組み合わさ
れる。データ・レジスタ８の内容は前記米国特許第４，
６３６，９８６号の記憶装置のように各直列サイクルで
その内部を移動されず、その代わりにポインタ１０がそ
の中のビツトを指し示し、線ＳＣＬＫに現われるクロツ
ク信号の各サイクルと共に増分する位置はトグル・カウ
ンタ／デコーダ２２のカウンタの内容を増分する。ポイ
ンタ１０の組み合わされた１つによつて指示される各デ
ータ・レジスタ８にあるビツトの内容は、入出力の目的
で直列入出力バツフア１２の組み合わされる１つに接続
され、前記直列入出力バツフアは８個のアレイ２および
データ・レジスタ８のおのおのと組み合わされる。直列
入出力バツフア１２は、組み合わされる直列入出力端子
ＳＤ０〜ＳＤ７と、ポインタ１０によつて指示されるそ
の組み合わされるデータ・レジスタ８のビツトとの間で
データを通信する。前述の通り線ＳＯＥに現われる信号
は、直列動作が書込み動作であるか読出し動作であるか
を直列論理１４に示し、それによつて直列論理１４は直
列入出力バツフア１２を制御する。したがつて直列入出
力は８個の直列入出力について前記米国特許第４，６３
６，９８６号の記憶装置の場合と同様な形で機能的に生
じるが、ただし直列レジスタ機能はその中のビツトが増
分する方法で選択される非移動データ・レジスタ８によ
つて果たされる。
る各データ・レジスタ８の中のビツトを選択するカウン
タおよびデコーダを含む。したがつて、トグル・カウン
タ／デコーダ２２は、前記米国特許第４，６３６，９８
６号の記憶装置の場合と同様に直列入出力が始まる直列
位置を選択する、線２１に現われるＲＡＭ論理１６から
のラツチされた列アドレス信号を受信する。直列論理１
４は、上記の通り転送サイクルにおいてラツチされた列
アドレス値をロードするようにトグル・カウンタ／デコ
ーダ２２を制御するとともに、トグル・カウンタ／デコ
ーダ２２のカウンタの値が各直列サイクルの間増分され
るように線ＳＣＬＫのクロツク信号の各サイクル間トグ
ル・カウンタ／デコーダ２２に信号を供給する。トグル
・カウンタ／デコーダ２２はそのカウンタに記憶された
デコード化値を各ポインタ１０に供給するが、かかる１
つのポインタ１０は各データ・レジスタ８と組み合わさ
れる。データ・レジスタ８の内容は前記米国特許第４，
６３６，９８６号の記憶装置のように各直列サイクルで
その内部を移動されず、その代わりにポインタ１０がそ
の中のビツトを指し示し、線ＳＣＬＫに現われるクロツ
ク信号の各サイクルと共に増分する位置はトグル・カウ
ンタ／デコーダ２２のカウンタの内容を増分する。ポイ
ンタ１０の組み合わされた１つによつて指示される各デ
ータ・レジスタ８にあるビツトの内容は、入出力の目的
で直列入出力バツフア１２の組み合わされる１つに接続
され、前記直列入出力バツフアは８個のアレイ２および
データ・レジスタ８のおのおのと組み合わされる。直列
入出力バツフア１２は、組み合わされる直列入出力端子
ＳＤ０〜ＳＤ７と、ポインタ１０によつて指示されるそ
の組み合わされるデータ・レジスタ８のビツトとの間で
データを通信する。前述の通り線ＳＯＥに現われる信号
は、直列動作が書込み動作であるか読出し動作であるか
を直列論理１４に示し、それによつて直列論理１４は直
列入出力バツフア１２を制御する。したがつて直列入出
力は８個の直列入出力について前記米国特許第４，６３
６，９８６号の記憶装置の場合と同様な形で機能的に生
じるが、ただし直列レジスタ機能はその中のビツトが増
分する方法で選択される非移動データ・レジスタ８によ
つて果たされる。
即時呼出し側のＲＡＭ論理１６は前記米国特許第４，６
３６，９８６号の記憶装置と同じくアドレスのラツチお
よびデコード作用を遂行し、したがつてアドレス線Ａ０
〜Ａ８、行アドレス・ストローブおよび列アドレス・ス
トローブ信号ＲＡＳ-ならびにＣＡＳ-をそれぞれ受信す
る。アドレス線Ａ０〜Ａ８に現われる行アドレス値は行
アドレス・ストローブ信号ＲＡＳ-によつてラツチさ
れ、かつ線１９を介してＸデコーダ１８に通信されるの
で、Ｘデコーダ１８は線１９のラツチされた行アドレス
値に応じて各アレイ２の行を選択することができる。同
様に、アドレス線Ａ０〜Ａ７に現われる列アドレス値
（線Ａ８の列アドレス信号は２５６列の１つを選択する
のに不要である）は列アドレス・ストローブ信号ＣＡＳ
-に応じてＲＡＭ論理１６によつてラツチされ、またラ
ツチされた列アドレス値は線２１を介してＲＡＭ論理１
６からＹデコーダ２０に通信され、８個の各アレイ２は
１個のＹデコーダ２０と組み合わされる。したがつて各
Ｙデコーダ２０は、その組み合わされるアレイ２の中に
ありかつラツチされた列アドレス値に対応する所望のビ
ツト線を、その組み合わされた入出力バツフア２４に接
続する働きをする。
３６，９８６号の記憶装置と同じくアドレスのラツチお
よびデコード作用を遂行し、したがつてアドレス線Ａ０
〜Ａ８、行アドレス・ストローブおよび列アドレス・ス
トローブ信号ＲＡＳ-ならびにＣＡＳ-をそれぞれ受信す
る。アドレス線Ａ０〜Ａ８に現われる行アドレス値は行
アドレス・ストローブ信号ＲＡＳ-によつてラツチさ
れ、かつ線１９を介してＸデコーダ１８に通信されるの
で、Ｘデコーダ１８は線１９のラツチされた行アドレス
値に応じて各アレイ２の行を選択することができる。同
様に、アドレス線Ａ０〜Ａ７に現われる列アドレス値
（線Ａ８の列アドレス信号は２５６列の１つを選択する
のに不要である）は列アドレス・ストローブ信号ＣＡＳ
-に応じてＲＡＭ論理１６によつてラツチされ、またラ
ツチされた列アドレス値は線２１を介してＲＡＭ論理１
６からＹデコーダ２０に通信され、８個の各アレイ２は
１個のＹデコーダ２０と組み合わされる。したがつて各
Ｙデコーダ２０は、その組み合わされるアレイ２の中に
ありかつラツチされた列アドレス値に対応する所望のビ
ツト線を、その組み合わされた入出力バツフア２４に接
続する働きをする。
前記米国特許第４，６３６，９８６号に記載された機能
に加えて、双端子記憶装置１は即時呼出しデータ入力機
能を越える追加の制御機能を有し、かかる追加の制御機
能は特殊機能論理３０によつて果たされる。８個の各入
出力バツフア２４は多重装置２６を介してデータ端子Ｄ
０〜Ｄ７に接続されている。即時呼出し読出しの目的
で、入出力バツフア２４の出力は出力駆動回路３１によ
つて受信され、それによつて線Ｄ０〜Ｄ７の端子に通信
される。出力駆動回路３１は多数の周知構造のどれでも
１つの構造に作られ、ＲＡＭ論理１６の制御を受けて線
ＴＲＧ-に現われる外部信号から使用可能にされる。即
時呼出し書込みの目的で、もちろん、出力駆動回路３１
はデータの不一致を防止するようにＲＡＭ論理１６によ
つて使用不能にされる。
に加えて、双端子記憶装置１は即時呼出しデータ入力機
能を越える追加の制御機能を有し、かかる追加の制御機
能は特殊機能論理３０によつて果たされる。８個の各入
出力バツフア２４は多重装置２６を介してデータ端子Ｄ
０〜Ｄ７に接続されている。即時呼出し読出しの目的
で、入出力バツフア２４の出力は出力駆動回路３１によ
つて受信され、それによつて線Ｄ０〜Ｄ７の端子に通信
される。出力駆動回路３１は多数の周知構造のどれでも
１つの構造に作られ、ＲＡＭ論理１６の制御を受けて線
ＴＲＧ-に現われる外部信号から使用可能にされる。即
時呼出し書込みの目的で、もちろん、出力駆動回路３１
はデータの不一致を防止するようにＲＡＭ論理１６によ
つて使用不能にされる。
書込みサイクルの間、特殊機能論理３０からの線ＷＴＣ
ＬＲは多重装置２６を制御して、使用者が選択した機能
次第で、データ端子Ｄ０〜Ｄ７に現われるデータ値を選
択したり、線２７を介して入出力バツフア２４に至る特
殊機能論理３０内の色レジスタ５０の内容を選択したり
する。特殊機能論理３０は前記米国特許第４，６３６，
９８６号の記憶装置について上述と同様な書込みマスク
特徴を制御する働きもするが、特殊機能論理３０は書込
みマスク値が複数個のサイクルで作動し得るように、ま
た書込みマスク値が最初にロードされてから、そして非
マスク即時呼出し書込みの中間サイクル後に、多くのサ
イクルを取り戻せるように、書込みマスクの値を書込み
マスク・レジスタの中に記憶する働きをする。書込みマ
スク・レジスタ５４の内容、または非マスク書込み信号
は、所望通り、特殊機能論理３０によつて、以下に説明
する通り線ＷＣＬＫを介して入出力バツフア２４に加え
られる。
ＬＲは多重装置２６を制御して、使用者が選択した機能
次第で、データ端子Ｄ０〜Ｄ７に現われるデータ値を選
択したり、線２７を介して入出力バツフア２４に至る特
殊機能論理３０内の色レジスタ５０の内容を選択したり
する。特殊機能論理３０は前記米国特許第４，６３６，
９８６号の記憶装置について上述と同様な書込みマスク
特徴を制御する働きもするが、特殊機能論理３０は書込
みマスク値が複数個のサイクルで作動し得るように、ま
た書込みマスク値が最初にロードされてから、そして非
マスク即時呼出し書込みの中間サイクル後に、多くのサ
イクルを取り戻せるように、書込みマスクの値を書込み
マスク・レジスタの中に記憶する働きをする。書込みマ
スク・レジスタ５４の内容、または非マスク書込み信号
は、所望通り、特殊機能論理３０によつて、以下に説明
する通り線ＷＣＬＫを介して入出力バツフア２４に加え
られる。
いま第２図から、特殊機能論理３０の構造および動作を
詳しく説明する。特殊機能論理３０は、アドレス線Ａ０
〜Ａ８に現われる行および列アドレスがラツチされるの
と同様な方法で、ハイ・ロー遷移をつくる各行アドレス
・ストローブＲＡＳ-および列アドレス・ストローブＣ
ＡＳ-信号と共にそれに入るいろいろな入力の値を記憶
するラツチを含む。特殊機能信号が外部から双端子記憶
装置１に提供される線ＳＦは、Ｄ形ラツチ３２および３
４のＤ入力に接続されている。ラツチ３２のクロツク入
力は行アドレス・ストローブ信号ＲＡＳ-からＲＡＭ論
理１６によつて発生される遅延クロツク・パルスである
クロツク信号ＲＡＳ′であり、ラツチ３４のクロツク入
力は列アドレス・ストローブ信号ＣＡＳ-からＲＡＭ論
理１６によつて発生される同様に遅延クロツク・パルス
であるクロツク信号ＣＡＳ′である。特殊機能論理３０
はさらにラツチ３６を含み、このラツチ３６はそのＤ入
力で線ＴＲ-を受けて外部転送信号を受信するととも
に、そのクロツク入力でクロツク信号ＲＡＳ′を受信す
る。ラツチ３８は線ＷＥ-で外部書込み可能信号を受信
するとともに、クロツク信号ＲＡＳ′によつてクロツク
される。
詳しく説明する。特殊機能論理３０は、アドレス線Ａ０
〜Ａ８に現われる行および列アドレスがラツチされるの
と同様な方法で、ハイ・ロー遷移をつくる各行アドレス
・ストローブＲＡＳ-および列アドレス・ストローブＣ
ＡＳ-信号と共にそれに入るいろいろな入力の値を記憶
するラツチを含む。特殊機能信号が外部から双端子記憶
装置１に提供される線ＳＦは、Ｄ形ラツチ３２および３
４のＤ入力に接続されている。ラツチ３２のクロツク入
力は行アドレス・ストローブ信号ＲＡＳ-からＲＡＭ論
理１６によつて発生される遅延クロツク・パルスである
クロツク信号ＲＡＳ′であり、ラツチ３４のクロツク入
力は列アドレス・ストローブ信号ＣＡＳ-からＲＡＭ論
理１６によつて発生される同様に遅延クロツク・パルス
であるクロツク信号ＣＡＳ′である。特殊機能論理３０
はさらにラツチ３６を含み、このラツチ３６はそのＤ入
力で線ＴＲ-を受けて外部転送信号を受信するととも
に、そのクロツク入力でクロツク信号ＲＡＳ′を受信す
る。ラツチ３８は線ＷＥ-で外部書込み可能信号を受信
するとともに、クロツク信号ＲＡＳ′によつてクロツク
される。
データ入力信号Ｄ０〜Ｄ７も、特殊機能論理３０内のラ
ツチ４０によつて、上述の信号と同様に行アドレス・ス
トローブＲＡＳ-に関してラツチされる。かくてラツチ
４０は、８つのデータ線Ｄ０〜Ｄ７からの８個のデータ
信号を記憶するために、おのおのＲＡＳ′によつてクロ
ツクされる８個のラツチ・ビツトから成る。ラツチ４０
の出力は多重装置５８の１つの入力に接続されるが、そ
の多重装置の出力は８ビツト書込みマスク・レジスタ５
４の入力に接続され、書込みマスク・レジスタ５４の内
容は８個の入出力バツフア２４のどれが即時呼出し書込
み動作用に使用可能となるかに対応する。書込みマスク
・レジスタ５４の出力は多重装置６０の第１入力に接続
されるが、その多重装置の他の入力は電源Ｖｄｄに接続
され、もちろん言うまでもなく多重装置６０の各入力は
８個の並列ビツトから成り、多重装置６０は書込みレジ
スタ５４の８ビツト出力またはＶｄｄによつて作られる
全部「１」の８ビツト値を出すものと思われる。多重装
置６０は組合せ論理４４からの線ＳＥＬＭＳＫによつて
制御される。線ＳＥＬＭＳＫは、書込みマスク・レジス
タ５４の内容が８つの線ＷＣＬＫに信号を発生させると
き、組合せ論理４４によつてハイ論理レベルにセツトさ
れ、前記の各線ＷＣＬＫは入出力バツフア２４の１つと
組み合わされ、線ＷＣＬＫのハイ論理レベルはそれと組
み合わされる入出力バツフア２４にそのアレイ２の選択
された記憶位置に対して線２７の１つに現われる値を書
き込ませる。組合せ論理４４からの線ＳＥＬＭＳＫはロ
ー論理レベルであるので、多重装置６０はその出力に電
源Ｖｄｄが加えられ、これはすべての入出力バツフア２
４が書込みマスク・レジスタ５４の内容にかかわらず書
込み動作を行うことを意味する。多重装置６０はアンド
（ＡＮＤ）ゲート５９の出力によつて制御され、このゲ
ート５９はその入力でクロツク信号Ｗ′を受信するとと
もに組合せ論理４４から書込み可能信号ＷＥＮを受信す
ることが注目される。アンド・ゲート５９の出力は多重
装置６０の選択された入力の印加を線ＷＣＬＫにゲート
するので、線ＷＣＬＫの使用可能信号はサイクル中の適
当な時間に入出力バツフア２４に加えられるとともに、
かかる使用可能信号は読出しサイクルでは加えられな
い。
ツチ４０によつて、上述の信号と同様に行アドレス・ス
トローブＲＡＳ-に関してラツチされる。かくてラツチ
４０は、８つのデータ線Ｄ０〜Ｄ７からの８個のデータ
信号を記憶するために、おのおのＲＡＳ′によつてクロ
ツクされる８個のラツチ・ビツトから成る。ラツチ４０
の出力は多重装置５８の１つの入力に接続されるが、そ
の多重装置の出力は８ビツト書込みマスク・レジスタ５
４の入力に接続され、書込みマスク・レジスタ５４の内
容は８個の入出力バツフア２４のどれが即時呼出し書込
み動作用に使用可能となるかに対応する。書込みマスク
・レジスタ５４の出力は多重装置６０の第１入力に接続
されるが、その多重装置の他の入力は電源Ｖｄｄに接続
され、もちろん言うまでもなく多重装置６０の各入力は
８個の並列ビツトから成り、多重装置６０は書込みレジ
スタ５４の８ビツト出力またはＶｄｄによつて作られる
全部「１」の８ビツト値を出すものと思われる。多重装
置６０は組合せ論理４４からの線ＳＥＬＭＳＫによつて
制御される。線ＳＥＬＭＳＫは、書込みマスク・レジス
タ５４の内容が８つの線ＷＣＬＫに信号を発生させると
き、組合せ論理４４によつてハイ論理レベルにセツトさ
れ、前記の各線ＷＣＬＫは入出力バツフア２４の１つと
組み合わされ、線ＷＣＬＫのハイ論理レベルはそれと組
み合わされる入出力バツフア２４にそのアレイ２の選択
された記憶位置に対して線２７の１つに現われる値を書
き込ませる。組合せ論理４４からの線ＳＥＬＭＳＫはロ
ー論理レベルであるので、多重装置６０はその出力に電
源Ｖｄｄが加えられ、これはすべての入出力バツフア２
４が書込みマスク・レジスタ５４の内容にかかわらず書
込み動作を行うことを意味する。多重装置６０はアンド
（ＡＮＤ）ゲート５９の出力によつて制御され、このゲ
ート５９はその入力でクロツク信号Ｗ′を受信するとと
もに組合せ論理４４から書込み可能信号ＷＥＮを受信す
ることが注目される。アンド・ゲート５９の出力は多重
装置６０の選択された入力の印加を線ＷＣＬＫにゲート
するので、線ＷＣＬＫの使用可能信号はサイクル中の適
当な時間に入出力バツフア２４に加えられるとともに、
かかる使用可能信号は読出しサイクルでは加えられな
い。
線Ｄ０〜Ｄ７のデータ入力信号も、下記の通りＣＡＳ-
およびＷＥのあとがローになつてＲＡＭ論理１６により
発生されるクロツク信号Ｗ′に応じて、８ビツト・ラツ
チ４２にラツチされる。ラツチ４２の出力は８ビツト色
レジスタ５０の入力に接続され、データ多重装置２６の
１つの入力に接続され、さらに多重装置５８の第２入力
に接続される。色レジスタ５０の出力はデータ多重装置
２６の他の入力に接続される。色レジスタ５０は、色レ
ジスタがデータ源として選択される次の書込みサイクル
中に８個の入出力バツフア２４に提供されるべき所定の
データ・パターンを記憶するように、組合せ論理４４が
線ＬＤＣＬＲにハイ論理レベルを発生させると同時にラ
ツチ４２の出力をロードされる。第１図および第２図か
ら明白であるように、データ多重装置２６は特殊機能論
理３０にある組合せ論理４４からの制御信号ＷＴＣＬＲ
に応じて、線２７を介して入出力バツフア２４に加えら
れる色レジスタ５０の内容またはラツチ４２の出力を選
択する働きをし、線ＷＴＣＬＲのハイ論理レベルは色レ
ジスタ５０の内容を線２７に加えさせる。上述の通り、
出力駆動回路３１は読出しサイクルにおいて線２７の値
を線Ｄ０〜Ｄ７に加える。
およびＷＥのあとがローになつてＲＡＭ論理１６により
発生されるクロツク信号Ｗ′に応じて、８ビツト・ラツ
チ４２にラツチされる。ラツチ４２の出力は８ビツト色
レジスタ５０の入力に接続され、データ多重装置２６の
１つの入力に接続され、さらに多重装置５８の第２入力
に接続される。色レジスタ５０の出力はデータ多重装置
２６の他の入力に接続される。色レジスタ５０は、色レ
ジスタがデータ源として選択される次の書込みサイクル
中に８個の入出力バツフア２４に提供されるべき所定の
データ・パターンを記憶するように、組合せ論理４４が
線ＬＤＣＬＲにハイ論理レベルを発生させると同時にラ
ツチ４２の出力をロードされる。第１図および第２図か
ら明白であるように、データ多重装置２６は特殊機能論
理３０にある組合せ論理４４からの制御信号ＷＴＣＬＲ
に応じて、線２７を介して入出力バツフア２４に加えら
れる色レジスタ５０の内容またはラツチ４２の出力を選
択する働きをし、線ＷＴＣＬＲのハイ論理レベルは色レ
ジスタ５０の内容を線２７に加えさせる。上述の通り、
出力駆動回路３１は読出しサイクルにおいて線２７の値
を線Ｄ０〜Ｄ７に加える。
ラツチ４２の出力も、書込みマスク・レジスタ５４をロ
ードする別法として、多重装置５８の第２入力に上述の
通り提供される。以下に一段と詳しく説明するが、組合
せ論理４４は使用者が書込みマスク・レジスタ５４をロ
ードする２つの作動モードの１つを選択するのに応じ
て、線ＬＤＭＳＫにハイ論理信号を発生させる。ラツチ
４０（ＲＡＳ-によりラツチされる線Ｄ０〜Ｄ７の値を
記憶する）の内容またはラツチ４２（ＷＥ-によりラツ
チされる線Ｄ０〜Ｄ７の値を記憶する）の内容のどちら
を所望とするかによつて、組合せ論理４４はハイのとき
ラツチ４０の出力をそしてローのときラツチ４２の出力
を選択する線ＳＥＬ４０によつて書込みマスク・レジス
タ５４に対する選択されたラツチ内容の印加を制御す
る。
ードする別法として、多重装置５８の第２入力に上述の
通り提供される。以下に一段と詳しく説明するが、組合
せ論理４４は使用者が書込みマスク・レジスタ５４をロ
ードする２つの作動モードの１つを選択するのに応じ
て、線ＬＤＭＳＫにハイ論理信号を発生させる。ラツチ
４０（ＲＡＳ-によりラツチされる線Ｄ０〜Ｄ７の値を
記憶する）の内容またはラツチ４２（ＷＥ-によりラツ
チされる線Ｄ０〜Ｄ７の値を記憶する）の内容のどちら
を所望とするかによつて、組合せ論理４４はハイのとき
ラツチ４０の出力をそしてローのときラツチ４２の出力
を選択する線ＳＥＬ４０によつて書込みマスク・レジス
タ５４に対する選択されたラツチ内容の印加を制御す
る。
第３ａ図から、クロツク信号ＲＡＳ′の発生が示されて
いる。第３ａ図に示される回路は第１図のＲＡＭ論理１
６の中にある。双端子記憶装置１から外部発生された行
アドレス・ストローブ信号ＲＡＳ-はインバータ１００
によつて反転され、遅延段１０２を通つて所望の遅延
後、上述の信号ＲＡＳ′を作る。インバータ１０４によ
る追加の反転は以下に説明するクロツク信号ＲＡＳ-′
を作る。ろちろん注目すべき点は遅延が必要なことと、
実際に信号ＲＡＳ′およびＲＡＳ-′の追加の遅延反転
が双端子記憶装置１に通じて多くの制御機能を使用する
当業者によつて容易に作られることである。もちろん信
号ＣＡＳ′およびＣＡＳ-′は同様な形で、または当業
者周知の多くの方法によつて、ＲＡＭ論理１６の中に作
ることができる。
いる。第３ａ図に示される回路は第１図のＲＡＭ論理１
６の中にある。双端子記憶装置１から外部発生された行
アドレス・ストローブ信号ＲＡＳ-はインバータ１００
によつて反転され、遅延段１０２を通つて所望の遅延
後、上述の信号ＲＡＳ′を作る。インバータ１０４によ
る追加の反転は以下に説明するクロツク信号ＲＡＳ-′
を作る。ろちろん注目すべき点は遅延が必要なことと、
実際に信号ＲＡＳ′およびＲＡＳ-′の追加の遅延反転
が双端子記憶装置１に通じて多くの制御機能を使用する
当業者によつて容易に作られることである。もちろん信
号ＣＡＳ′およびＣＡＳ-′は同様な形で、または当業
者周知の多くの方法によつて、ＲＡＭ論理１６の中に作
ることができる。
第３ｂ図はＲＡＭ論理１６によるクロツク信号Ｗ′の発
生を示すが、かかるクロツク信号Ｗ′は第２図の回路に
使用される。線ＷＥ-は外部発生の書込み可能信号を受
信するが、この信号は他の入力が線ＲＡＳ-′に接続さ
れているノア（ＮＯＲ）・ゲート１０６を通つてゲート
される。ノア・ゲート１０６の出力は、書込み可能信号
ＷＥ-がＲＡＳ-の活性周期中に生じる場合のみハイ・レ
ベルであり、他の入力が線ＣＡＳ′に接続されているナ
ンド（ＮＡＮＤ）・ゲート１０８の第１入力に接続され
る。上述の通り、線ＣＡＳ-′のクロツク信号は列アド
レス・ストローブ信号ＣＡＳ-の遅延反転型である。ナ
ンド・ゲート１０８の出力はノア・ゲート１０６および
信号ＣＡＳ′がいずれもハイ論理レベルであるとき、す
なわちＷＥ-およびＣＡＳ-よりも遅れて生じるとき、ロ
ー論理レベルとなる。遅延段１１０による所望の遅延お
よびインバータ１１２による反転によつて、第２図の回
路が利用するクロツク信号Ｗ′が発生される。
生を示すが、かかるクロツク信号Ｗ′は第２図の回路に
使用される。線ＷＥ-は外部発生の書込み可能信号を受
信するが、この信号は他の入力が線ＲＡＳ-′に接続さ
れているノア（ＮＯＲ）・ゲート１０６を通つてゲート
される。ノア・ゲート１０６の出力は、書込み可能信号
ＷＥ-がＲＡＳ-の活性周期中に生じる場合のみハイ・レ
ベルであり、他の入力が線ＣＡＳ′に接続されているナ
ンド（ＮＡＮＤ）・ゲート１０８の第１入力に接続され
る。上述の通り、線ＣＡＳ-′のクロツク信号は列アド
レス・ストローブ信号ＣＡＳ-の遅延反転型である。ナ
ンド・ゲート１０８の出力はノア・ゲート１０６および
信号ＣＡＳ′がいずれもハイ論理レベルであるとき、す
なわちＷＥ-およびＣＡＳ-よりも遅れて生じるとき、ロ
ー論理レベルとなる。遅延段１１０による所望の遅延お
よびインバータ１１２による反転によつて、第２図の回
路が利用するクロツク信号Ｗ′が発生される。
一般に上述の通り、組合せ論理４４は線３３，３５，３
７および３９にそれぞれ提供されるラツチ３２，３４，
３６ならびに３８の記憶された状態に応じていろいろな
制御信号を発生させる。これらの制御信号は、双端子記
憶装置１を制御してそのいろいろな作動モードを実行す
る。第１表は双端子記憶装置１のいろいろな特殊モード
に関する真理値表であり、これらのモードのあるものを
以下に詳しく説明する。
７および３９にそれぞれ提供されるラツチ３２，３４，
３６ならびに３８の記憶された状態に応じていろいろな
制御信号を発生させる。これらの制御信号は、双端子記
憶装置１を制御してそのいろいろな作動モードを実行す
る。第１表は双端子記憶装置１のいろいろな特殊モード
に関する真理値表であり、これらのモードのあるものを
以下に詳しく説明する。
上述の通り、制御信号ＷＴＣＬＲは組合せ論理４４によ
つて作られる信号であり、それによつてデータ多重装置
２６は入出力バツフア２４に加える色レジスタ５０の内
容とラツチ４２の出力との間の選択をする。制御信号Ｌ
ＤＣＬＲは組合せ論理４４によつて作られる信号であ
り、それによつて色レジスタ５０はラツチ４２の内容を
ロードされる。制御信号ＬＤＭＳＫは組合せ論理４４に
よつて作られる信号であり、それによつて書込みマスク
・レジスタ５４は多重装置５８の作動を制御するＳＥＬ
４０の状態次第でラツチ４２の内容またはラツチ４０の
内容をロードされる。書込みマスク・レジスタ５４の内
容の線ＷＣＬＫへの印加は、組合せ論理４４からの線Ｓ
ＥＬＭＳＫに現われる論理状態次第で可能にされる。し
たがつて、組合せ論理４４はそれに提供される入力に応
じて適当な制御信号を作るのに必要なかかる論理によつ
て構成され、第４図に関して説明することにする。
つて作られる信号であり、それによつてデータ多重装置
２６は入出力バツフア２４に加える色レジスタ５０の内
容とラツチ４２の出力との間の選択をする。制御信号Ｌ
ＤＣＬＲは組合せ論理４４によつて作られる信号であ
り、それによつて色レジスタ５０はラツチ４２の内容を
ロードされる。制御信号ＬＤＭＳＫは組合せ論理４４に
よつて作られる信号であり、それによつて書込みマスク
・レジスタ５４は多重装置５８の作動を制御するＳＥＬ
４０の状態次第でラツチ４２の内容またはラツチ４０の
内容をロードされる。書込みマスク・レジスタ５４の内
容の線ＷＣＬＫへの印加は、組合せ論理４４からの線Ｓ
ＥＬＭＳＫに現われる論理状態次第で可能にされる。し
たがつて、組合せ論理４４はそれに提供される入力に応
じて適当な制御信号を作るのに必要なかかる論理によつ
て構成され、第４図に関して説明することにする。
組合せ論理４４は線３３，３５，３７，３９にそれぞれ
現われるラツチ３２，３４，３６，３８の出力を受信す
るとともに、上述のクロツク信号ＲＡＳ′およびＷ′を
受信する。組合せ論理４４の構造および作動は上記の第
１表に関する各特殊機能を使用可能にするものとしてこ
こに説明する。
現われるラツチ３２，３４，３６，３８の出力を受信す
るとともに、上述のクロツク信号ＲＡＳ′およびＷ′を
受信する。組合せ論理４４の構造および作動は上記の第
１表に関する各特殊機能を使用可能にするものとしてこ
こに説明する。
上述の通り、書込みマスク・レジスタ５４はラツチ４０
の内容またラツチ４２の内容からロードされる。ラツチ
４２はＣＡＳ-およびＷＥ-より遅れて生じるクロツク信
号Ｗ′に応じてロードされるので、書込みマスク・レジ
スタ５４は異なる方法でロードされるだけでなく、サイ
クル中の異なる時間にもロードされ、双端子記憶装置１
の使用者にとつて融通性が増加する。
の内容またラツチ４２の内容からロードされる。ラツチ
４２はＣＡＳ-およびＷＥ-より遅れて生じるクロツク信
号Ｗ′に応じてロードされるので、書込みマスク・レジ
スタ５４は異なる方法でロードされるだけでなく、サイ
クル中の異なる時間にもロードされ、双端子記憶装置１
の使用者にとつて融通性が増加する。
第５ａ図から、ラツチ４０から書込みマスク・レジスタ
のローデイング、すなわちサイクルの第１部分における
ローデイングのタイミング図が示されている。第１表
は、線ＷＥ-およびＳＦがロー論理レベルであるときに
書込みマスク・レジスタが早期にロードされ、またＲＡ
Ｓ-がそのハイ・ロー遷移を第５ａ図に示される通り行
うときに線ＴＲ-がハイ論理レベルであることを示す。
この時点で、データ線Ｄ０〜Ｄ７に現われる値は（クロ
ツク信号ＲＡＳ′に応じて）ラツチ４０にロードされ、
また線ＳＦ、ＴＲ-、ＷＥ-に現われる値はそれぞれラツ
チ３２，３６，３８にラツチされる。線３３，３７，３
９に現われるラツチ３２，３６，３８の出力はそれぞれ
ナンド・ゲート１１８の入力に接続される（線３３およ
び３７はインバータ１１４ならびに１１６によつて反転
される）。したがつて、ナンド・ゲート１１８の出力
は、線ＷＥ-およびＳＦのラツチ状態がロー・レベルで
ＴＲ-のラツチ状態がハイ・レベルであるとき、ロー・
レベルになる。これはノア・ゲート１２０の１つの入力
に論理のローを提供するが、ノア・ゲート１２０の他の
入力は反転遅延段１２２によつて所望通り遅延されるク
ロツク信号ＲＡＳ′によつて制御され、それによりラツ
チおよび論理の作動が生じる。遅延クロツク信号ＲＡ
Ｓ′のロー・ハイ遷移により、ノア・ゲート１２０の出
力はハイ・レベルになり、第２図の多重装置５８に至る
線ＳＥＬ４０にハイ・レベルを作り、ラツチ４０の出力
が選択されるべきことを表わす。線ＳＥＬ４０はオア・
ゲート１２４の１つの入力にも接続され、線ＬＤＭＳＫ
にハイ・レベルを作る。線ＬＤＭＳＫは書込みマスク・
レジスタ５４に接続され、ロー・ハイ遷移を作ることに
より、説明の場合ではラツチ４０の内容である多重装置
５８の出力の値を書込みマスク・レジスタ５４がロード
されるべきことを示す。この作動により、書込みマスク
・レジスタ５４は記憶サイクルの第１部分の間にロード
される。
のローデイング、すなわちサイクルの第１部分における
ローデイングのタイミング図が示されている。第１表
は、線ＷＥ-およびＳＦがロー論理レベルであるときに
書込みマスク・レジスタが早期にロードされ、またＲＡ
Ｓ-がそのハイ・ロー遷移を第５ａ図に示される通り行
うときに線ＴＲ-がハイ論理レベルであることを示す。
この時点で、データ線Ｄ０〜Ｄ７に現われる値は（クロ
ツク信号ＲＡＳ′に応じて）ラツチ４０にロードされ、
また線ＳＦ、ＴＲ-、ＷＥ-に現われる値はそれぞれラツ
チ３２，３６，３８にラツチされる。線３３，３７，３
９に現われるラツチ３２，３６，３８の出力はそれぞれ
ナンド・ゲート１１８の入力に接続される（線３３およ
び３７はインバータ１１４ならびに１１６によつて反転
される）。したがつて、ナンド・ゲート１１８の出力
は、線ＷＥ-およびＳＦのラツチ状態がロー・レベルで
ＴＲ-のラツチ状態がハイ・レベルであるとき、ロー・
レベルになる。これはノア・ゲート１２０の１つの入力
に論理のローを提供するが、ノア・ゲート１２０の他の
入力は反転遅延段１２２によつて所望通り遅延されるク
ロツク信号ＲＡＳ′によつて制御され、それによりラツ
チおよび論理の作動が生じる。遅延クロツク信号ＲＡ
Ｓ′のロー・ハイ遷移により、ノア・ゲート１２０の出
力はハイ・レベルになり、第２図の多重装置５８に至る
線ＳＥＬ４０にハイ・レベルを作り、ラツチ４０の出力
が選択されるべきことを表わす。線ＳＥＬ４０はオア・
ゲート１２４の１つの入力にも接続され、線ＬＤＭＳＫ
にハイ・レベルを作る。線ＬＤＭＳＫは書込みマスク・
レジスタ５４に接続され、ロー・ハイ遷移を作ることに
より、説明の場合ではラツチ４０の内容である多重装置
５８の出力の値を書込みマスク・レジスタ５４がロード
されるべきことを示す。この作動により、書込みマスク
・レジスタ５４は記憶サイクルの第１部分の間にロード
される。
線ＴＲ-、ＷＥ-、およびＳＦの値がＲＡＳ-がローにな
ると同時にそれぞれのラツチにラツチされてから、線Ｔ
Ｒ-、ＷＥ-およびＳＦは書込みマスク・レジスタ５４の
ローデイングの目的で「自由になる」、もう１つの論理
レベルになることができる。しかし、書込みマスク・レ
ジスタ５４のローデンイングに続き、読出しまたは書込
みサイクルは線ＷＥ-およびＴＲ-に置かれる値次第で双
端子記憶装置１によつて行われる（線ＴＲ-は前記米国
特許第４，６３６，９８６号の記憶装置の場合と同様
に、即時呼出し出力使用可能として働く）。第５ａ図は
書込みマスク・レジスタ５４のローデイング後に生じる
書込みサイクルの一段と予想される事象を示す（書込み
動作を行う際の使用者の関心は書込みマスク・レジスタ
５４のローデイングによつて明示される）。第５ａ図に
示される通り、行アドレス値、すなわちＲＡＳ-遷移の
時点におけるアドレス線Ａ０〜Ａ８の状態は、書込みマ
スク・レジスタ５４がロードされている時間中に受信さ
れ、行アドレス・デコードおよび選択は周知のＲＡＭ法
でＲＡＭ論理１６ならびにＸデコーダ１８を通して行わ
れる。列アドレス値は第５ａ図に示される通り、列アド
レス・ストローブ信号ＣＡＳ-と共に線Ａ０〜Ａ７に提
供される。
ると同時にそれぞれのラツチにラツチされてから、線Ｔ
Ｒ-、ＷＥ-およびＳＦは書込みマスク・レジスタ５４の
ローデイングの目的で「自由になる」、もう１つの論理
レベルになることができる。しかし、書込みマスク・レ
ジスタ５４のローデンイングに続き、読出しまたは書込
みサイクルは線ＷＥ-およびＴＲ-に置かれる値次第で双
端子記憶装置１によつて行われる（線ＴＲ-は前記米国
特許第４，６３６，９８６号の記憶装置の場合と同様
に、即時呼出し出力使用可能として働く）。第５ａ図は
書込みマスク・レジスタ５４のローデイング後に生じる
書込みサイクルの一段と予想される事象を示す（書込み
動作を行う際の使用者の関心は書込みマスク・レジスタ
５４のローデイングによつて明示される）。第５ａ図に
示される通り、行アドレス値、すなわちＲＡＳ-遷移の
時点におけるアドレス線Ａ０〜Ａ８の状態は、書込みマ
スク・レジスタ５４がロードされている時間中に受信さ
れ、行アドレス・デコードおよび選択は周知のＲＡＭ法
でＲＡＭ論理１６ならびにＸデコーダ１８を通して行わ
れる。列アドレス値は第５ａ図に示される通り、列アド
レス・ストローブ信号ＣＡＳ-と共に線Ａ０〜Ａ７に提
供される。
第１表は、ＣＡＳ-遷移の時点で線ＳＦの値は線Ｄ０〜
Ｄ７に受信されるデータまたは色レジスタ５０の内容が
アレイ２に書き込まれるデータとなるかどうかを決定す
ることを示す。第２図に示された通り、ラツチ３４はＣ
ＡＳ-に関して遅延・反転された信号であるクロツク信
号ＣＡＳ′に応じて線ＳＦの値をロードされる。ラツチ
３４の出力からの線３５は（インバータ１２５により反
転されてから）ノア・ゲート１２６の１つの入力に接続
される。アンド・ゲート１２７はその入力の１つでナン
ド・ゲート１１８の出力を受信するが、ゲート１１８の
出力は書込みマスク・レジスタが５４のローデイングに
際し上述の通りロー・レベルであり、これはもちろんノ
ア・ゲート１２６の他の入力に提供されるアンド・ゲー
ト１２７の出力でロー論理レベルをもたらす。ハイ・レ
ベルはノア・ゲート１２６の出力で作られかつもしＣＡ
Ｓ-遷移の時点で線ＳＦの値が「１」論理レベルである
ならば、線ＷＴＣＬＲに作られ、また線ＷＴＣＬＲのロ
ー・レベルは線ＳＦがＣＡＳ-遷移で「０」レベルであ
る場合に作られる。線ＷＴＣＬＲは、ハイ論理レベルで
線ＷＴＣＬＲに応じて線２７に色レジスタ５０の内容を
加え、かつ線ＷＴＣＬＲがロー・レベルであるとき線２
７にラツチ４２の内容を加える、データ多重装置２６の
制御入力に接続される。このようにして、組合せ論理４
４は書込みレジスタ５４がロードするにつれて、同じ記
憶サイクルの書込み動作用のデータ源を選択する働きを
し、前記選択はＣＡＳ-遷移で線ＳＦの値に応じて行わ
れる。
Ｄ７に受信されるデータまたは色レジスタ５０の内容が
アレイ２に書き込まれるデータとなるかどうかを決定す
ることを示す。第２図に示された通り、ラツチ３４はＣ
ＡＳ-に関して遅延・反転された信号であるクロツク信
号ＣＡＳ′に応じて線ＳＦの値をロードされる。ラツチ
３４の出力からの線３５は（インバータ１２５により反
転されてから）ノア・ゲート１２６の１つの入力に接続
される。アンド・ゲート１２７はその入力の１つでナン
ド・ゲート１１８の出力を受信するが、ゲート１１８の
出力は書込みマスク・レジスタが５４のローデイングに
際し上述の通りロー・レベルであり、これはもちろんノ
ア・ゲート１２６の他の入力に提供されるアンド・ゲー
ト１２７の出力でロー論理レベルをもたらす。ハイ・レ
ベルはノア・ゲート１２６の出力で作られかつもしＣＡ
Ｓ-遷移の時点で線ＳＦの値が「１」論理レベルである
ならば、線ＷＴＣＬＲに作られ、また線ＷＴＣＬＲのロ
ー・レベルは線ＳＦがＣＡＳ-遷移で「０」レベルであ
る場合に作られる。線ＷＴＣＬＲは、ハイ論理レベルで
線ＷＴＣＬＲに応じて線２７に色レジスタ５０の内容を
加え、かつ線ＷＴＣＬＲがロー・レベルであるとき線２
７にラツチ４２の内容を加える、データ多重装置２６の
制御入力に接続される。このようにして、組合せ論理４
４は書込みレジスタ５４がロードするにつれて、同じ記
憶サイクルの書込み動作用のデータ源を選択する働きを
し、前記選択はＣＡＳ-遷移で線ＳＦの値に応じて行わ
れる。
線３３，３７，３９はアンド・ゲート１２８の入力にも
接続されているが、線３３はその前にインバータ１１４
により反転されている。したがつて、ＷＥ-線の値はＲ
ＡＳ-遷移の時点で論理の「０」であつたので、アンド
・ゲート１２８の出力は論理の「０」である。アンド・
ゲート１２８の出力はインバータ１３０を通つて、多重
装置１６０の制御入力に接続される線ＳＥＬＭＳＫに接
続される。書込みマスク・レジスタ５４がＲＡＳ-遷移
に応じてロードされるこのサイクルのように、線ＳＥＬ
ＭＳＫに現われるハイ論理レベルは、入出力バツフア２
４に至る線ＷＣＬＫに信号を発生させるために書込みマ
スク・レジスタ５４の内容が選択されるべきることを示
す。さらに、線３３，３７，３９は反転されずにアンド
・ゲート１３２の入力にも接続され、アンド・ゲート１
３２の出力も線３３および３９が論理のロー・レベルで
あるので論理のロー・レベルになる。アンド・ゲート１
３２の出力は、第２図のアンド・ゲート５９の１つの入
力に接続される線ＷＥＮ用の信号をその出力に作るイン
バータ１３４に接続される。したがつて、アンド・ゲー
ト１３２の出力はロー・レベルであるので、線ＷＥＮは
論理のハイ・レベルであり、クロツク信号Ｗ′は多重装
置６０を介して書込みマスク・レジスタ５４の内容を線
ＷＣＬＫにゲートさせる。上述の通り、線ＷＣＬＫの信
号は入出力バツフア２４に対する書込みクロツクであ
り、これはアレイ２に至る線２７のデータの書込みを行
い、書込みマスク・レジスタ５４に記憶された「０」と
組み合わされるこれらの入出力バツフアは書込み動作を
行わない。したがつて、他が活性ローである間ＷＥ-お
よびＣＡＳ-より遅れてハイ・ロー遷移を作り、（すな
わちＷＥ-のロー・レベルへの遷移およびＲＡＳ-遷移と
同にハイ・レベルへの復帰はＷ′クロツク信号を作らな
い）、クロツク信号は線Ｗ′に作られ、これは多重装置
６０の選択された入力をゲートとして入出力バツフア２
４により書込み動作を行わせるものと思われる。
接続されているが、線３３はその前にインバータ１１４
により反転されている。したがつて、ＷＥ-線の値はＲ
ＡＳ-遷移の時点で論理の「０」であつたので、アンド
・ゲート１２８の出力は論理の「０」である。アンド・
ゲート１２８の出力はインバータ１３０を通つて、多重
装置１６０の制御入力に接続される線ＳＥＬＭＳＫに接
続される。書込みマスク・レジスタ５４がＲＡＳ-遷移
に応じてロードされるこのサイクルのように、線ＳＥＬ
ＭＳＫに現われるハイ論理レベルは、入出力バツフア２
４に至る線ＷＣＬＫに信号を発生させるために書込みマ
スク・レジスタ５４の内容が選択されるべきることを示
す。さらに、線３３，３７，３９は反転されずにアンド
・ゲート１３２の入力にも接続され、アンド・ゲート１
３２の出力も線３３および３９が論理のロー・レベルで
あるので論理のロー・レベルになる。アンド・ゲート１
３２の出力は、第２図のアンド・ゲート５９の１つの入
力に接続される線ＷＥＮ用の信号をその出力に作るイン
バータ１３４に接続される。したがつて、アンド・ゲー
ト１３２の出力はロー・レベルであるので、線ＷＥＮは
論理のハイ・レベルであり、クロツク信号Ｗ′は多重装
置６０を介して書込みマスク・レジスタ５４の内容を線
ＷＣＬＫにゲートさせる。上述の通り、線ＷＣＬＫの信
号は入出力バツフア２４に対する書込みクロツクであ
り、これはアレイ２に至る線２７のデータの書込みを行
い、書込みマスク・レジスタ５４に記憶された「０」と
組み合わされるこれらの入出力バツフアは書込み動作を
行わない。したがつて、他が活性ローである間ＷＥ-お
よびＣＡＳ-より遅れてハイ・ロー遷移を作り、（すな
わちＷＥ-のロー・レベルへの遷移およびＲＡＳ-遷移と
同にハイ・レベルへの復帰はＷ′クロツク信号を作らな
い）、クロツク信号は線Ｗ′に作られ、これは多重装置
６０の選択された入力をゲートとして入出力バツフア２
４により書込み動作を行わせるものと思われる。
第６図はレジスタのレベル図によるマスクされた書込み
動作を示す。マスクされた書込み動作に先立つ記憶位置
の８ビツトの例が２ｎとしてそこに示されており、各８
ビツトは双端子記憶装置１の各アレイ２の中のアドレス
位置に対応する。この例で書き込まれるべきデータを含
むデータ源は色レジスタ５０であり、その内容の例が１
０１０１０１０２として第６図に示されている。書込み
マスク・レジスタ５４の内容は４個の中央ビツト、すな
わち８ビツト記憶位置の第３〜第６最下位ビツトにのみ
書き込むものとして第６図に示されており、逆に書込み
動作は記憶位置の２つの最上位および２つの最下位ビツ
トに関して「マスク」される。上述の書込みサイクルが
行われて、色レジスタ５０の内容がマスクされた書込み
の形で書き込まれると、アドレス記憶位置の内容は第６
図で２ｎ′として示される。中央の４ビツトだけが色レ
ジスタ５０の内容と共に書き込まれ、２つの最上位およ
び２つの最下位ビツトは書込み動作前と同じままである
ことは明白である。
動作を示す。マスクされた書込み動作に先立つ記憶位置
の８ビツトの例が２ｎとしてそこに示されており、各８
ビツトは双端子記憶装置１の各アレイ２の中のアドレス
位置に対応する。この例で書き込まれるべきデータを含
むデータ源は色レジスタ５０であり、その内容の例が１
０１０１０１０２として第６図に示されている。書込み
マスク・レジスタ５４の内容は４個の中央ビツト、すな
わち８ビツト記憶位置の第３〜第６最下位ビツトにのみ
書き込むものとして第６図に示されており、逆に書込み
動作は記憶位置の２つの最上位および２つの最下位ビツ
トに関して「マスク」される。上述の書込みサイクルが
行われて、色レジスタ５０の内容がマスクされた書込み
の形で書き込まれると、アドレス記憶位置の内容は第６
図で２ｎ′として示される。中央の４ビツトだけが色レ
ジスタ５０の内容と共に書き込まれ、２つの最上位およ
び２つの最下位ビツトは書込み動作前と同じままである
ことは明白である。
上述の通り、双端子記憶装置１はクロツク信号Ｗ′によ
つてクロツクされたラツチ４２により、記憶サイクルの
後半部分で書込みマスク・レジスタ５４をロードするこ
とができる。第５ｂ図は記憶サイクルの後半部分で書込
みマスク・レジスタをロードするタイミング・サイクル
を示す。線３３，３７，３９は上述の通り、３個の信号
をどれも反転させずアンド・ゲート１３２の入力に接続
されるので、アンド・ゲート１３２の出力はすべての３
個がハイ・レベルであるときにハイ・レベルとなる。こ
れは、ＲＡＳ-遷移でハイ論理レベルである線ＳＦ，Ｗ
Ｅ，およびＴＲ-によつて書込みマスク・レジスタの遅
いローデイングが可能にされる第１表と対応する。アン
ド・ゲート１３２の出力でのハイ・レベルは、どんな書
込みクロツク信号も線ＷＣＬＫに現われないようにする
線ＷＥＮのロー・レベルを、インバータ１３４を介して
提供し、それによつてアレイ２への書込み動作が防止さ
れる。アンド・ゲート１３２の出力はナンド・ゲート１
３６の１つの入力に接続されるが、そのゲート１３６の
他の入力には線Ｗ′が接続されており、ＷＥ-またはＣ
ＡＳ-のあとで（ＲＡＳ-遷移後）、ナンド・ゲート１３
６の出力はハイ論理レベルに保たれる。ノア・ゲート１
３８は１つの入力でナンド・ゲート１３６の出力を受信
し、他の入力で線３５に現われるラツチ３４の出力を受
信するが、上述の通り、ラツチ３４はＣＡＳ-遷移の時
点で線ＳＦの値を記憶する。第１表は、線ＳＦがＣＡＳ
-遷移で「０」であるとき、線ＳＦ、ＷＥ-およびＴＲ-
がＲＡＳ-遷移ですべてハイであるときに、書込みマス
ク・レジスタ５４がロードされることを示す。したがつ
て、書込みマスク・レジスタ５４のロードについて、線
３５は線ＳＦのロー・レベルをラツチ３４にラツチする
クロツク信号ＣＡＳ′に応じてロー・レベルとなる。
つてクロツクされたラツチ４２により、記憶サイクルの
後半部分で書込みマスク・レジスタ５４をロードするこ
とができる。第５ｂ図は記憶サイクルの後半部分で書込
みマスク・レジスタをロードするタイミング・サイクル
を示す。線３３，３７，３９は上述の通り、３個の信号
をどれも反転させずアンド・ゲート１３２の入力に接続
されるので、アンド・ゲート１３２の出力はすべての３
個がハイ・レベルであるときにハイ・レベルとなる。こ
れは、ＲＡＳ-遷移でハイ論理レベルである線ＳＦ，Ｗ
Ｅ，およびＴＲ-によつて書込みマスク・レジスタの遅
いローデイングが可能にされる第１表と対応する。アン
ド・ゲート１３２の出力でのハイ・レベルは、どんな書
込みクロツク信号も線ＷＣＬＫに現われないようにする
線ＷＥＮのロー・レベルを、インバータ１３４を介して
提供し、それによつてアレイ２への書込み動作が防止さ
れる。アンド・ゲート１３２の出力はナンド・ゲート１
３６の１つの入力に接続されるが、そのゲート１３６の
他の入力には線Ｗ′が接続されており、ＷＥ-またはＣ
ＡＳ-のあとで（ＲＡＳ-遷移後）、ナンド・ゲート１３
６の出力はハイ論理レベルに保たれる。ノア・ゲート１
３８は１つの入力でナンド・ゲート１３６の出力を受信
し、他の入力で線３５に現われるラツチ３４の出力を受
信するが、上述の通り、ラツチ３４はＣＡＳ-遷移の時
点で線ＳＦの値を記憶する。第１表は、線ＳＦがＣＡＳ
-遷移で「０」であるとき、線ＳＦ、ＷＥ-およびＴＲ-
がＲＡＳ-遷移ですべてハイであるときに、書込みマス
ク・レジスタ５４がロードされることを示す。したがつ
て、書込みマスク・レジスタ５４のロードについて、線
３５は線ＳＦのロー・レベルをラツチ３４にラツチする
クロツク信号ＣＡＳ′に応じてロー・レベルとなる。
書込みマスク・レジス５４のローデイングはＷＥ-また
はＣＡＳ-の後半で（ＲＡＳ-遷移後）完成される。第５
ｂ図に示される例はＣＡＳ-後に遷移を作るＷＥ-を示
し、以下の説明はこの例を使用する。第２図を振り返つ
て見ると、ラツチ４２はクロツク信号Ｗ′により線Ｄ０
〜Ｄ７に現われる値をロードされるが、この信号Ｗ′は
ハイ・ロー遷移を作るＷＥ-およびＣＡＳ-の後で作られ
る（その間他は活性である。第３ｂ図参照）。第５ｂ図
はＷＥ-の時点でデータ線Ｄ０〜Ｄ７の「マスク」がロ
ーになるときの書込みマスク・レジスタ５４の内容を表
わす。さらに、クロツク信号Ｗ′はナンド・ゲートの出
力をロー・レベルにさせ、それによつてノア・ゲート１
３８の出力でハイ・レベルが作られる。これはオア・ゲ
ート１２４を介して線ＬＤＭＳＫにハイ・レベルを発生
させ、それによつて多重装置６０の出力と共に書込みマ
スク・レジスタ５４のロードを生じさせる。ナンド・ゲ
ート１１８の出力は「１」レベルであるので（線３９は
ハイ・レベルとする）、線ＳＥＬ４０はノア・ゲート１
２０の動作によりロー・レベルとなる。上述の通り、線
ＳＥＬ４のロー・レベルは多重装置６０を制御して、上
記で作られたＬＤＭＳＫ信号により書込みマスク・レジ
スタ５４に加えるためのラツチ４２の内容を選択する
が、ラツチ４２はこの時点でそこにロードされるデータ
線Ｄ０〜Ｄ７の値を記憶している。このようにして、組
合せ論理４４はＣＡＳ-遷移でロー・レベルである線Ｓ
Ｆとともに、第５ｂ図のタイミングによつて書込みマス
ク・レジスタ５４の遅いロードを行う。
はＣＡＳ-の後半で（ＲＡＳ-遷移後）完成される。第５
ｂ図に示される例はＣＡＳ-後に遷移を作るＷＥ-を示
し、以下の説明はこの例を使用する。第２図を振り返つ
て見ると、ラツチ４２はクロツク信号Ｗ′により線Ｄ０
〜Ｄ７に現われる値をロードされるが、この信号Ｗ′は
ハイ・ロー遷移を作るＷＥ-およびＣＡＳ-の後で作られ
る（その間他は活性である。第３ｂ図参照）。第５ｂ図
はＷＥ-の時点でデータ線Ｄ０〜Ｄ７の「マスク」がロ
ーになるときの書込みマスク・レジスタ５４の内容を表
わす。さらに、クロツク信号Ｗ′はナンド・ゲートの出
力をロー・レベルにさせ、それによつてノア・ゲート１
３８の出力でハイ・レベルが作られる。これはオア・ゲ
ート１２４を介して線ＬＤＭＳＫにハイ・レベルを発生
させ、それによつて多重装置６０の出力と共に書込みマ
スク・レジスタ５４のロードを生じさせる。ナンド・ゲ
ート１１８の出力は「１」レベルであるので（線３９は
ハイ・レベルとする）、線ＳＥＬ４０はノア・ゲート１
２０の動作によりロー・レベルとなる。上述の通り、線
ＳＥＬ４のロー・レベルは多重装置６０を制御して、上
記で作られたＬＤＭＳＫ信号により書込みマスク・レジ
スタ５４に加えるためのラツチ４２の内容を選択する
が、ラツチ４２はこの時点でそこにロードされるデータ
線Ｄ０〜Ｄ７の値を記憶している。このようにして、組
合せ論理４４はＣＡＳ-遷移でロー・レベルである線Ｓ
Ｆとともに、第５ｂ図のタイミングによつて書込みマス
ク・レジスタ５４の遅いロードを行う。
色レジスタ５０は、第１表に示されたようにＣＡＳ-遷
移でハイ・レベルの線ＳＦのみと共に、遅れロード・モ
ードで書込みマスク・レジスタ５４と同じ方法でロード
される。これは、上述のナンド・ゲート１３６の出力を
受信するとともに、インバータ１２５による反転後線３
５を受信するノア・ゲート１４０によつて行われる。Ｃ
ＡＳ-遷移で線ＳＦに現われるハイ論理レベルは、ノア
・ゲート１４０の１つの入力でロー・レベルを生じる。
ハイ・ロー遷移を作るＷＥ-およびＣＡＳ-の後で、ナン
ド・ゲート１３６の出力は上述の通りロー・レベルにな
り、ノア・ゲート１４０の出力をハイ・レベルに駆動す
る。ノア・ゲート１４０の出力は、色レジスタ５０に接
続されかつハイ・レベルで色レジスタ５０にラツチ４２
の内容をロードさせる線ＬＤＣＬＲである。ラツチ４２
は上述の通り、クロツク信号Ｗ′（すなわち第５ｂ図の
値「ＣＯＮＴＥＮＴＳ」に応じてデータ線Ｄ０〜Ｄ７の
値をロードされる。
移でハイ・レベルの線ＳＦのみと共に、遅れロード・モ
ードで書込みマスク・レジスタ５４と同じ方法でロード
される。これは、上述のナンド・ゲート１３６の出力を
受信するとともに、インバータ１２５による反転後線３
５を受信するノア・ゲート１４０によつて行われる。Ｃ
ＡＳ-遷移で線ＳＦに現われるハイ論理レベルは、ノア
・ゲート１４０の１つの入力でロー・レベルを生じる。
ハイ・ロー遷移を作るＷＥ-およびＣＡＳ-の後で、ナン
ド・ゲート１３６の出力は上述の通りロー・レベルにな
り、ノア・ゲート１４０の出力をハイ・レベルに駆動す
る。ノア・ゲート１４０の出力は、色レジスタ５０に接
続されかつハイ・レベルで色レジスタ５０にラツチ４２
の内容をロードさせる線ＬＤＣＬＲである。ラツチ４２
は上述の通り、クロツク信号Ｗ′（すなわち第５ｂ図の
値「ＣＯＮＴＥＮＴＳ」に応じてデータ線Ｄ０〜Ｄ７の
値をロードされる。
注目すべき点は、色レジスタ５０のローデイングまたは
書込みマスク・レジスタ５４のおそいローデイングにつ
いて双端子記憶装置１の即時呼出しが抑止されることで
ある。第５ｂ図に示された通り、これは線Ａ０〜Ａ８の
ドレスの値をＲＡＳ-およびＣＡＳ-遷移の両方で自由に
する。
書込みマスク・レジスタ５４のおそいローデイングにつ
いて双端子記憶装置１の即時呼出しが抑止されることで
ある。第５ｂ図に示された通り、これは線Ａ０〜Ａ８の
ドレスの値をＲＡＳ-およびＣＡＳ-遷移の両方で自由に
する。
本明細書の冒頭部分に説明された通り、多数の記憶サイ
クルで書込みマスク・レジスタ５４の内容を使用できる
とともに、次のマスク書込み動作を行う前に書込みマス
ク情報をロードし直す必要なしにマスクされない書込み
動作を行うことができるのは有利である。したがつて第
１表は、ある作動モードが書込みマスク・レジスタの内
容を反復使用するとともに、書込みマスク・レジスタ５
４に書込みマスク情報を保持しながらマスクされない書
込み動作を果たすのに利用できることを示す。特殊機能
論理３０、およびその中の組合せ論理４４はこれらの機
能を達成するように設計されている。
クルで書込みマスク・レジスタ５４の内容を使用できる
とともに、次のマスク書込み動作を行う前に書込みマス
ク情報をロードし直す必要なしにマスクされない書込み
動作を行うことができるのは有利である。したがつて第
１表は、ある作動モードが書込みマスク・レジスタの内
容を反復使用するとともに、書込みマスク・レジスタ５
４に書込みマスク情報を保持しながらマスクされない書
込み動作を果たすのに利用できることを示す。特殊機能
論理３０、およびその中の組合せ論理４４はこれらの機
能を達成するように設計されている。
第５ｃ図は、書込みマスク情報をロードし直さずに、す
なわち書込みマスク・レジスタ５４の前の内容を利用し
て、マスクされた書込みサイクルの動作を説明するタイ
ミング図である。ＲＡＳ-遷移と同時に、線ＴＲ-および
ＳＦはハイ論理レベルであるが、線ＷＥ-はロー論理レ
ベルである。前述の通り、ラツチ３２，３６，３８は組
合せ論理４４により受取るため、クロツク信号ＲＡＳ′
によりこれらの値をラツチ・インする。第２図および第
４図から、アンド・ゲート１２８の出力はこの論理レベ
ルについてはロー論理レベルであるので、線ＳＥＭＳＫ
はハイ・レベルとなり、したがつて書込みマスク・レジ
スタ５４の内容はアンド・ゲート５９がハイ・レベルに
なると線ＷＣＬＫに加えられるように選択される。ＲＡ
Ｓ-遷移での線ＴＲ-ＳＦ、およびＷＥ-のこの組合せは
アンド・ゲート１３２の出力をロー・レベルにされるの
で、線ＷＥＮはハイ・レベルとなり、これによつてＷＥ
-およびＣＡＳ-の後半はローになり、多重装置の６０の
出力、すなわち書込みマスク・レジスタ５４の内容が線
ＷＣＬＫに加えられる。
なわち書込みマスク・レジスタ５４の前の内容を利用し
て、マスクされた書込みサイクルの動作を説明するタイ
ミング図である。ＲＡＳ-遷移と同時に、線ＴＲ-および
ＳＦはハイ論理レベルであるが、線ＷＥ-はロー論理レ
ベルである。前述の通り、ラツチ３２，３６，３８は組
合せ論理４４により受取るため、クロツク信号ＲＡＳ′
によりこれらの値をラツチ・インする。第２図および第
４図から、アンド・ゲート１２８の出力はこの論理レベ
ルについてはロー論理レベルであるので、線ＳＥＭＳＫ
はハイ・レベルとなり、したがつて書込みマスク・レジ
スタ５４の内容はアンド・ゲート５９がハイ・レベルに
なると線ＷＣＬＫに加えられるように選択される。ＲＡ
Ｓ-遷移での線ＴＲ-ＳＦ、およびＷＥ-のこの組合せは
アンド・ゲート１３２の出力をロー・レベルにされるの
で、線ＷＥＮはハイ・レベルとなり、これによつてＷＥ
-およびＣＡＳ-の後半はローになり、多重装置の６０の
出力、すなわち書込みマスク・レジスタ５４の内容が線
ＷＣＬＫに加えられる。
しかし、ＲＡＳ-遷移での線ＴＲ-、ＳＦおよびＷＥ-の
上述の組合せでは、このサイクル中に加えられる書込み
マスク・レジスタ５４の内容はその前の状態と変わらな
い。書込みマスク・レジスタ５４の再ローデイングが組
合せ論理４４によつて不可能にされるのは、アンド・ゲ
ート１３２のロー・レベル出力もナンド・ゲート１３６
の出力をハイ・レベルにさせ、さらにノア・ゲート１３
８の出力をロー・レベルにさせるからである。ナンド・
ゲート１１８の出力は第５ｃ図に示されたＲＡＳ-遷移
で線ＴＲ-、ＳＦおよびＷＥ-の上記組合せについてハイ
・レベルであるので、ノア・ゲート１２０の出力ではロ
ー・レベルがもたらされる。したがつて、オア・ゲート
１２４の両入力はローであり、これは線ＬＤＭＳＫにロ
ー・レベルをもたらし、書込みマスク・レジスタ５４の
再ローテイングを不可能にする。書込みマスク・レジス
タ５４の前の内容はそれによつて保持され、上述の線Ｓ
ＥＬＭＳＫにより選択された書込みサイクル中に利用さ
れる。
上述の組合せでは、このサイクル中に加えられる書込み
マスク・レジスタ５４の内容はその前の状態と変わらな
い。書込みマスク・レジスタ５４の再ローデイングが組
合せ論理４４によつて不可能にされるのは、アンド・ゲ
ート１３２のロー・レベル出力もナンド・ゲート１３６
の出力をハイ・レベルにさせ、さらにノア・ゲート１３
８の出力をロー・レベルにさせるからである。ナンド・
ゲート１１８の出力は第５ｃ図に示されたＲＡＳ-遷移
で線ＴＲ-、ＳＦおよびＷＥ-の上記組合せについてハイ
・レベルであるので、ノア・ゲート１２０の出力ではロ
ー・レベルがもたらされる。したがつて、オア・ゲート
１２４の両入力はローであり、これは線ＬＤＭＳＫにロ
ー・レベルをもたらし、書込みマスク・レジスタ５４の
再ローテイングを不可能にする。書込みマスク・レジス
タ５４の前の内容はそれによつて保持され、上述の線Ｓ
ＥＬＭＳＫにより選択された書込みサイクル中に利用さ
れる。
ＣＡＳ-遷移での線ＳＦの状態次第で、マスク書込み動
作のために線２７に加えられるデータは、色レジスタ５
０の内容であつたり、クロツク信号Ｗ′でラツチ４２に
よつてラツチされたデータ線Ｄ０〜Ｄ７の値であること
ができる。第４図に示された組合せ論理４４は、線３
３，３７，３９に接続される３つの入力を持つアンド・
ゲート１４２を介して、第１表の真理値表によりこの選
択を可能にするが、線３９はインバータ１１６によつて
反転されている。かくてアンド・ゲート１４２の出力
は、ハイ論理レベルでの線ＴＲ-およびＳＦならびにロ
ー論理レベルでの線ＷＥ-のＲＡＳ-遷移による組合せに
応じてハイ論理レベルの複数個の出力を有する。アンド
・ゲート１４２の出力はオア・ゲート１４４の第１入力
に接続されており、それがハイ・レベルであるときオア
・ゲート１４４の出力を駆動する。オア・ゲート１４４
の出力はナンド・ゲート１４６の第１入力に接続されて
おり、そのゲート１４６の他の入力は上述のクロツク信
号Ｗ′に接続され、その出力はアンド・ゲート１４２の
出力がクロツク信号Ｗ′のロー・ハイ遷移によりハイ・
レベルであるときにローに駆動される。ナンド・ゲート
１４６の出力のロー・レベルでは、上述の通りノア・ゲ
ート１２６の入力でロー・レベルを提供するアンド・ゲ
ート１２７の出力でロー・レベルをもたらす。同様に第
５ａ図のサイクルに関して上述した通り、線ＷＴＣＬＲ
はラツチ３４からの線３５の作動によりハイまたはロー
に駆動され、このラツチ３４はＣＡＳ-遷移により線Ｓ
Ｆの値を記憶し、それによつて入出力バツフア２４に至
る線２７に加えられる色レジスタ５０の内容を選択した
り、データ線Ｄ０〜Ｄ７の値を選択するようにデータ多
重装置２６を制御する。第５ｃ図は、入力データが所望
のデータ源である場合に妥当データ（「ＤＡＴＡ」）を
提供するデータ線Ｄ０〜Ｄ７の所要タイミングを示す。
上述の通り、ラツチ４２はクロツク信号Ｗ′により入力
データをラツチし、ラツチ４２の出力は使用が所望する
ならばデータ多重装置２６の１つの入力に加えられる。
作のために線２７に加えられるデータは、色レジスタ５
０の内容であつたり、クロツク信号Ｗ′でラツチ４２に
よつてラツチされたデータ線Ｄ０〜Ｄ７の値であること
ができる。第４図に示された組合せ論理４４は、線３
３，３７，３９に接続される３つの入力を持つアンド・
ゲート１４２を介して、第１表の真理値表によりこの選
択を可能にするが、線３９はインバータ１１６によつて
反転されている。かくてアンド・ゲート１４２の出力
は、ハイ論理レベルでの線ＴＲ-およびＳＦならびにロ
ー論理レベルでの線ＷＥ-のＲＡＳ-遷移による組合せに
応じてハイ論理レベルの複数個の出力を有する。アンド
・ゲート１４２の出力はオア・ゲート１４４の第１入力
に接続されており、それがハイ・レベルであるときオア
・ゲート１４４の出力を駆動する。オア・ゲート１４４
の出力はナンド・ゲート１４６の第１入力に接続されて
おり、そのゲート１４６の他の入力は上述のクロツク信
号Ｗ′に接続され、その出力はアンド・ゲート１４２の
出力がクロツク信号Ｗ′のロー・ハイ遷移によりハイ・
レベルであるときにローに駆動される。ナンド・ゲート
１４６の出力のロー・レベルでは、上述の通りノア・ゲ
ート１２６の入力でロー・レベルを提供するアンド・ゲ
ート１２７の出力でロー・レベルをもたらす。同様に第
５ａ図のサイクルに関して上述した通り、線ＷＴＣＬＲ
はラツチ３４からの線３５の作動によりハイまたはロー
に駆動され、このラツチ３４はＣＡＳ-遷移により線Ｓ
Ｆの値を記憶し、それによつて入出力バツフア２４に至
る線２７に加えられる色レジスタ５０の内容を選択した
り、データ線Ｄ０〜Ｄ７の値を選択するようにデータ多
重装置２６を制御する。第５ｃ図は、入力データが所望
のデータ源である場合に妥当データ（「ＤＡＴＡ」）を
提供するデータ線Ｄ０〜Ｄ７の所要タイミングを示す。
上述の通り、ラツチ４２はクロツク信号Ｗ′により入力
データをラツチし、ラツチ４２の出力は使用が所望する
ならばデータ多重装置２６の１つの入力に加えられる。
書込みマスク・レジスタ５４の内容は書込み動作を無視
されることがあるが、特殊機能論理３０およびその中の
組合せ論理４４によつて行われる特殊サイクルにり、次
のマスク書込み動作に関して保持されることがある。か
かるサイクルの一例のタイミングは第５ｄ図に示されて
いる。
されることがあるが、特殊機能論理３０およびその中の
組合せ論理４４によつて行われる特殊サイクルにり、次
のマスク書込み動作に関して保持されることがある。か
かるサイクルの一例のタイミングは第５ｄ図に示されて
いる。
ＲＡＳ-遷移では、第１表に示された通り、線ＴＲ-およ
びＷＥ-はハイ論理レベルであるが線ＳＦはロー・レベ
ルであり、前述の通りこれらの値はクロツク信号ＲＡ
Ｓ′によつてラツチ３６，３８，３２にそれぞれラツチ
される。線３７，３９，３３（線３３はインバータ１１
４により反転される）に現われるこの組合せはアンド・
ゲートの出力「１」の論理レベルにさせ、多重装置６０
が適当な時点で線ＷＣＬＫに加えられるＶｄｄを選択す
るように、線ＳＥＬＭＳＫにロー論理レベルを置き、書
込みマスク・レジスタ５４の内容を無視する。ＲＡＳ-
遷移での線ＳＦのロー状態に対応するラツチ３２の内容
はロー・レベルであるので、アンド・ゲートの出力もロ
ーであり、線ＷＥＮにハイ・レベルを置くので、クロツ
ク信号Ｗ′は線ＳＥＬＭＳＫがローであるので、線ＷＣ
ＬＫのすべてにハイ論理レベルを発生させるために多重
装置６０に通される。前の書込みサイクルの場合のよう
に、第５ｄ図は線ＷＥ-がＣＡＳ-遷移後ローに駆動さ
れ、書込み信号Ｗ′を介して書込み動作を行うことを示
す。
びＷＥ-はハイ論理レベルであるが線ＳＦはロー・レベ
ルであり、前述の通りこれらの値はクロツク信号ＲＡ
Ｓ′によつてラツチ３６，３８，３２にそれぞれラツチ
される。線３７，３９，３３（線３３はインバータ１１
４により反転される）に現われるこの組合せはアンド・
ゲートの出力「１」の論理レベルにさせ、多重装置６０
が適当な時点で線ＷＣＬＫに加えられるＶｄｄを選択す
るように、線ＳＥＬＭＳＫにロー論理レベルを置き、書
込みマスク・レジスタ５４の内容を無視する。ＲＡＳ-
遷移での線ＳＦのロー状態に対応するラツチ３２の内容
はロー・レベルであるので、アンド・ゲートの出力もロ
ーであり、線ＷＥＮにハイ・レベルを置くので、クロツ
ク信号Ｗ′は線ＳＥＬＭＳＫがローであるので、線ＷＣ
ＬＫのすべてにハイ論理レベルを発生させるために多重
装置６０に通される。前の書込みサイクルの場合のよう
に、第５ｄ図は線ＷＥ-がＣＡＳ-遷移後ローに駆動さ
れ、書込み信号Ｗ′を介して書込み動作を行うことを示
す。
第５ｂ図の場合と同様に、書込みマスク・レジスタ５４
のローデイングが不可能にされるのは、アンド・ゲート
１３２の出力がローでありかつナンド・ゲート１１８の
出力がＲＡＳ-遷移での線ＴＲ-およびＷＥ-ハイと線Ｓ
Ｆローとの組合せでハイとなるからである。書込みマス
ク・レジスタ５４に新しい値がロードされない（線ＬＤ
ＭＳＫがローに保たれる）ので、その中に記憶された前
の値が保持される。したがつて、第５ｃ図に示されるよ
うな次のサイクルは、書込みレジスタ５４に保持される
書込みマスク情報を用いて、書込みマスク情報をロード
し直す必要なしに、マスク書込み動作を生じさせる。
のローデイングが不可能にされるのは、アンド・ゲート
１３２の出力がローでありかつナンド・ゲート１１８の
出力がＲＡＳ-遷移での線ＴＲ-およびＷＥ-ハイと線Ｓ
Ｆローとの組合せでハイとなるからである。書込みマス
ク・レジスタ５４に新しい値がロードされない（線ＬＤ
ＭＳＫがローに保たれる）ので、その中に記憶された前
の値が保持される。したがつて、第５ｃ図に示されるよ
うな次のサイクルは、書込みレジスタ５４に保持される
書込みマスク情報を用いて、書込みマスク情報をロード
し直す必要なしに、マスク書込み動作を生じさせる。
第５ｃ図に関して前述した通り、ＣＡＳ-遷移の時点で
の線ＳＦの状態は、第５ｄ図の書込みサイクルが色レジ
スタ５０をデータ源として使用するか（線ＳＦは「１」
である）、データ線Ｄ０〜Ｄ７の値（第５ｄ図の「ＤＡ
ＴＡ」）をデータ源として使用するかを制御する。組合
せ論理４４がこの選択を行うのは、アンド・ゲート１２
８の出力がオア・ゲート１４４の第２入力に接続され、
それによつて第５ｃ図のサイクルに関して上述したアン
ド・ゲート１４２の出力としてノア・ゲート１２６によ
りＷＴＣＬＲ信号を発生させるのと同じ効果を有するか
らである。
の線ＳＦの状態は、第５ｄ図の書込みサイクルが色レジ
スタ５０をデータ源として使用するか（線ＳＦは「１」
である）、データ線Ｄ０〜Ｄ７の値（第５ｄ図の「ＤＡ
ＴＡ」）をデータ源として使用するかを制御する。組合
せ論理４４がこの選択を行うのは、アンド・ゲート１２
８の出力がオア・ゲート１４４の第２入力に接続され、
それによつて第５ｃ図のサイクルに関して上述したアン
ド・ゲート１４２の出力としてノア・ゲート１２６によ
りＷＴＣＬＲ信号を発生させるのと同じ効果を有するか
らである。
ビデオ装置において第１図に示される双端子記憶装置１
のような双端子記憶装置を使用する場合、しばしば多数
の連続記憶位置が同一データで書き込まれることがあ
る。例えば、双端子記憶装置１がグラフイツク像のビツ
ト・マツプ式表示を含む場合は、表示像の大きな面積は
一定の色で埋められる。したがつて、１回のサイクルで
双端子記憶装置の多位置に同一データを書き込むのに役
立。
のような双端子記憶装置を使用する場合、しばしば多数
の連続記憶位置が同一データで書き込まれることがあ
る。例えば、双端子記憶装置１がグラフイツク像のビツ
ト・マツプ式表示を含む場合は、表示像の大きな面積は
一定の色で埋められる。したがつて、１回のサイクルで
双端子記憶装置の多位置に同一データを書き込むのに役
立。
いま第７図から、以下「ブロツク書込み」特徴と呼ぶ、
１回のサイクルでその中の隣接列をアドレスする特徴を
果たす回路を含むＹデコーダ２０のブロツク図が示され
ている。双端子記憶装置１の動作が第７図に関して以下
に説明される特徴によつて増強される一方、ブロツク書
込み特徴なしに上述の双端子記憶装置が完全に作動し得
ることは注目される。第７図は双端子記憶装置１にある
単一アレイ用のＹデコーダ２０を示すが、もちろん第７
図に示される回路は第１図に示される各アレイ２と組み
合わされる。上述の通りＹデコーダ２０はアドレス線Ａ
０〜Ａ７で受信された列アドレスのラツチされた値を受
信するが、これらのラツチされた列アドレス線は第７図
に線ＡＹ０〜ＡＹ７によつて表わされる。もちろん、各
アレイ２に２５６列だけが提供されているので、ＣＡＳ
-信号によりラツチされたアドレス線Ａ８の値は列デコ
ード動作に利用されない。プリ・デコーダ２００は線Ａ
Ｙ２〜ＡＹ７を受け、これらの６ビツトを６４本の出力
線２０２にデコードするが、その線の１つはハイ論理レ
ベルであることによつて使用可能にされる。かくて各出
力線２０２はその組み合わされたアレイ２にある１群４
列の選択を表わす。
１回のサイクルでその中の隣接列をアドレスする特徴を
果たす回路を含むＹデコーダ２０のブロツク図が示され
ている。双端子記憶装置１の動作が第７図に関して以下
に説明される特徴によつて増強される一方、ブロツク書
込み特徴なしに上述の双端子記憶装置が完全に作動し得
ることは注目される。第７図は双端子記憶装置１にある
単一アレイ用のＹデコーダ２０を示すが、もちろん第７
図に示される回路は第１図に示される各アレイ２と組み
合わされる。上述の通りＹデコーダ２０はアドレス線Ａ
０〜Ａ７で受信された列アドレスのラツチされた値を受
信するが、これらのラツチされた列アドレス線は第７図
に線ＡＹ０〜ＡＹ７によつて表わされる。もちろん、各
アレイ２に２５６列だけが提供されているので、ＣＡＳ
-信号によりラツチされたアドレス線Ａ８の値は列デコ
ード動作に利用されない。プリ・デコーダ２００は線Ａ
Ｙ２〜ＡＹ７を受け、これらの６ビツトを６４本の出力
線２０２にデコードするが、その線の１つはハイ論理レ
ベルであることによつて使用可能にされる。かくて各出
力線２０２はその組み合わされたアレイ２にある１群４
列の選択を表わす。
各群４列と組み合わされるのは列選択回路２０４であ
り、第７図には簡単のため１つだけ列選択回路２０４が
示されている。プリ・デコーダ２００からの組み合わさ
れた出力線２０２はアンド・ゲート２０６の１つの入力
に接続されるとともに、アンド・ゲート２０８の１つの
入力に接続されるが、これらのゲートは各列選択回路２
０４の中に含まれている。特殊機能論理３０からの線Ｗ
ＴＣＬＲはアンド・ゲート２０６の第２入力に接続さ
れ、インバータ２０７によつて反転された線ＷＴＣＬＲ
はアンド・ゲート２０８の第２入力に接続されている。
上述の通り、線ＷＴＣＬＲは色レジスタ５０の内容がア
レイ２に書き込まれるべきときに発生され、各アレイ２
の中の多重アドレスをアドレスするここに説明される特
徴は同じ信号によつて使用可能にされる。また列選択回
路２０４の中に含まれるのは、即時呼出しモードでアド
レスされるべきアレイ２の中の列を選択して、線ＡＹ０
とＡＹ１で最小位の列アドレス・ビツトの実際のデコー
ド動作を遂行する４個１組のデコーダ２１０である。４
個１組のデコーダ２１０は線ＡＹ０およびＡＹ１の値次
第で、線２１４ｎ〜２１４ｎ＋３を駆動する。パス・ト
ランジスタ２１２ｎ〜２１２ｎ＋３は、その対応する線
２１４ｎ〜２１４ｎ＋３をその対応するトランジスタ２
２０ｎ〜２２０ｎ＋３のゲートに接続する。各パス・ト
ランジスタ２１２ｎ〜２１２ｎ＋３のゲートはアンド・
ゲート２０８の出力によつて制御される。したがつて、
ブロツク書込みレジスタが選択され、すなわち線ＷＴＣ
ＬＲがハイ・レベルである場合に、４個１組のデコーダ
２１０の結果は、たとえ対応する出力線２０２がそれと
組み合わされる４列の群を選択していても無視される。
り、第７図には簡単のため１つだけ列選択回路２０４が
示されている。プリ・デコーダ２００からの組み合わさ
れた出力線２０２はアンド・ゲート２０６の１つの入力
に接続されるとともに、アンド・ゲート２０８の１つの
入力に接続されるが、これらのゲートは各列選択回路２
０４の中に含まれている。特殊機能論理３０からの線Ｗ
ＴＣＬＲはアンド・ゲート２０６の第２入力に接続さ
れ、インバータ２０７によつて反転された線ＷＴＣＬＲ
はアンド・ゲート２０８の第２入力に接続されている。
上述の通り、線ＷＴＣＬＲは色レジスタ５０の内容がア
レイ２に書き込まれるべきときに発生され、各アレイ２
の中の多重アドレスをアドレスするここに説明される特
徴は同じ信号によつて使用可能にされる。また列選択回
路２０４の中に含まれるのは、即時呼出しモードでアド
レスされるべきアレイ２の中の列を選択して、線ＡＹ０
とＡＹ１で最小位の列アドレス・ビツトの実際のデコー
ド動作を遂行する４個１組のデコーダ２１０である。４
個１組のデコーダ２１０は線ＡＹ０およびＡＹ１の値次
第で、線２１４ｎ〜２１４ｎ＋３を駆動する。パス・ト
ランジスタ２１２ｎ〜２１２ｎ＋３は、その対応する線
２１４ｎ〜２１４ｎ＋３をその対応するトランジスタ２
２０ｎ〜２２０ｎ＋３のゲートに接続する。各パス・ト
ランジスタ２１２ｎ〜２１２ｎ＋３のゲートはアンド・
ゲート２０８の出力によつて制御される。したがつて、
ブロツク書込みレジスタが選択され、すなわち線ＷＴＣ
ＬＲがハイ・レベルである場合に、４個１組のデコーダ
２１０の結果は、たとえ対応する出力線２０２がそれと
組み合わされる４列の群を選択していても無視される。
列選択回路２０４はさらに線４３０、４３２、４３４お
よび４３６として第７図に示されるラツチ４２の内容の
偶数ビツトを受信する。上述の通り、ラツチ４２は各サ
イクルにおいて線ＷＥ-に現われる書込み可能信号およ
び線ＣＡＳ-に現われる列アドレス信号の後の時点で受
信されるデータ入力線Ｄ０〜Ｄ７の値を記憶する。各線
４３０、４３２、４３４、４３６はパス・トランジスタ
２１６ｎ〜２１６ｎ＋３に接続されるが、同トランジス
タのゲートはアンド・ゲート２０６の出力に接続され、
また各線はその対応するトランジスタ２２０ｎ〜２２０
ｎ＋３のゲートにも接続される。
よび４３６として第７図に示されるラツチ４２の内容の
偶数ビツトを受信する。上述の通り、ラツチ４２は各サ
イクルにおいて線ＷＥ-に現われる書込み可能信号およ
び線ＣＡＳ-に現われる列アドレス信号の後の時点で受
信されるデータ入力線Ｄ０〜Ｄ７の値を記憶する。各線
４３０、４３２、４３４、４３６はパス・トランジスタ
２１６ｎ〜２１６ｎ＋３に接続されるが、同トランジス
タのゲートはアンド・ゲート２０６の出力に接続され、
また各線はその対応するトランジスタ２２０ｎ〜２２０
ｎ＋３のゲートにも接続される。
トランジスタ２２０ｎ〜２２０ｎ＋３は、アレイ２と組
み合わされる入出力バツフア２４をその列と組み合わさ
れる感知増幅器４に接続して、技術的に周知の方法で、
選択された列の書込み動作を達成させる。線ＷＴＣＬＲ
が使用不能にされる正規の作動モードでは、アンド・ゲ
ート２６０の出力は論理のローであり、線４３０、４３
２、４３４、４３６がトランジスタ２２０ｎ〜２２０
ｎ＋３の状態に影響しないようにする。同時に、プリ・
デコーダ２００により選択された４列の群に関するアン
ド・ゲート２０８の出力は論理のハイ・レベルであり、
４個１組のデコーダ２１０の結果は選択された列の感知
増幅器４に対する組み合わされた入出力バツフア２４の
接続を可能にする。
み合わされる入出力バツフア２４をその列と組み合わさ
れる感知増幅器４に接続して、技術的に周知の方法で、
選択された列の書込み動作を達成させる。線ＷＴＣＬＲ
が使用不能にされる正規の作動モードでは、アンド・ゲ
ート２６０の出力は論理のローであり、線４３０、４３
２、４３４、４３６がトランジスタ２２０ｎ〜２２０
ｎ＋３の状態に影響しないようにする。同時に、プリ・
デコーダ２００により選択された４列の群に関するアン
ド・ゲート２０８の出力は論理のハイ・レベルであり、
４個１組のデコーダ２１０の結果は選択された列の感知
増幅器４に対する組み合わされた入出力バツフア２４の
接続を可能にする。
ブロツク書込み特徴が組合せ論理４４による線ＷＴＣＬ
Ｒの使用可能に関して第１表に示されるような線Ｗ
Ｅ-、ＳＦおよびＴＲ-の状態によつて選択されるとき、
アンド・ゲート２０６の出力は線ＡＹ２〜ＡＹ７に応じ
てプリ・デコーダ２００によつて選択される４列の群で
ハイ・レベルとなる。この場合、線４３０、４３２、４
３４、４３６はトランジスタ２２０ｎ〜２２０ｎ＋３の
どれが導通するかを決定し、実際にその入出力バツフア
２４に接続されるべき組み合わされる群の中の列の全部
で４つまでの接続を可能にする。アレイ２に対応する色
レジスタ５０のビツトの内容はそのときラツチ４２か
ら、線４３０，４３２，４３４，４３６の状態により選
択された列に書き込まれる。
Ｒの使用可能に関して第１表に示されるような線Ｗ
Ｅ-、ＳＦおよびＴＲ-の状態によつて選択されるとき、
アンド・ゲート２０６の出力は線ＡＹ２〜ＡＹ７に応じ
てプリ・デコーダ２００によつて選択される４列の群で
ハイ・レベルとなる。この場合、線４３０、４３２、４
３４、４３６はトランジスタ２２０ｎ〜２２０ｎ＋３の
どれが導通するかを決定し、実際にその入出力バツフア
２４に接続されるべき組み合わされる群の中の列の全部
で４つまでの接続を可能にする。アレイ２に対応する色
レジスタ５０のビツトの内容はそのときラツチ４２か
ら、線４３０，４３２，４３４，４３６の状態により選
択された列に書き込まれる。
いま第８図から、ブロツク書込み特徴の作動を示すタイ
ミング図が示されている。上記の第１表から明白なよう
に、色レジスタ５０の内容は線ＴＲ-がその時点でロー
の線ＷＥ-または線ＳＦと共に活性になるＲＡＳ-でハイ
となるとき書き込サイクルで書き込まれ、それと共に線
ＳＦは列アドレス信号ＣＡＳ-が活性となるときハイで
ある。第１表によりかつ第８図に示される通り、色レジ
スタの書込み動作（および本実施例ではブロツク書込み
特徴）は、行ストローブ信号ＲＡＳ-がそのロー状態で
活性になる時点で、線ＴＲ-がハイでありかつＷＥ-およ
びＳＦの論理のアンドがローであることを要求し、列ア
ドレス・ストローブ信号ＣＡＳ-が活性になる時点で線
ＳＦはそのハイ状態にならなければならない。かくてブ
ロツク書込みモードが使用可能にされると、ＣＡＳ-ま
たＷＥ-の後半が活性になる時点で線Ｄ０〜Ｄ７（すな
わち線Ｄ０，Ｄ２，Ｄ４，Ｄ６）に現われるデータ入力
信号の偶数ビツトの値は対応するアレイ２に関する色レ
ジスタ５０の値と共に書き込まれるべき４の群を表わ
す。前述の通り、かかる列の全部の４はこのモードでア
ドレス可能とされ、各８アレイ２に４列が単一サイクル
で書き込まれる特徴を提供する。
ミング図が示されている。上記の第１表から明白なよう
に、色レジスタ５０の内容は線ＴＲ-がその時点でロー
の線ＷＥ-または線ＳＦと共に活性になるＲＡＳ-でハイ
となるとき書き込サイクルで書き込まれ、それと共に線
ＳＦは列アドレス信号ＣＡＳ-が活性となるときハイで
ある。第１表によりかつ第８図に示される通り、色レジ
スタの書込み動作（および本実施例ではブロツク書込み
特徴）は、行ストローブ信号ＲＡＳ-がそのロー状態で
活性になる時点で、線ＴＲ-がハイでありかつＷＥ-およ
びＳＦの論理のアンドがローであることを要求し、列ア
ドレス・ストローブ信号ＣＡＳ-が活性になる時点で線
ＳＦはそのハイ状態にならなければならない。かくてブ
ロツク書込みモードが使用可能にされると、ＣＡＳ-ま
たＷＥ-の後半が活性になる時点で線Ｄ０〜Ｄ７（すな
わち線Ｄ０，Ｄ２，Ｄ４，Ｄ６）に現われるデータ入力
信号の偶数ビツトの値は対応するアレイ２に関する色レ
ジスタ５０の値と共に書き込まれるべき４の群を表わ
す。前述の通り、かかる列の全部の４はこのモードでア
ドレス可能とされ、各８アレイ２に４列が単一サイクル
で書き込まれる特徴を提供する。
再び第１表から、ＲＡＳ-が活性になる時点で線ＳＦお
よび線ＷＥ-がローである場合に、マスク書込み動作は
ブロツク書込み動作と共に使用可能にされる。こうし
て、色レジスタ５０の内容は選択されたアレイにのみ多
重列（４列１群）に書き込まれる。第９図から、色レジ
スタ５０および書込みマスク・レジスタ５４の応用のレ
ジスタ・レベル図が、２つの列ＣＯＬｎおよびＣＯＬ
ｎ＋１と組み合わされる各アレイ２の記憶位置の内容を
変えて示されている。上述の通り、列ｎおよびｎ＋１
は、データ線Ｄ０およびＤ２が「１」論理レベルであり
かつ第８図のタイミングでＣＡＳ-が活性になつてから
書込み可能線ＷＥ-が活性になる時点でデータ線Ｄ４お
よびＤ６が「０」論理レベルである場合に選択される。
第６図の例の通り、第３〜第６図最下位ビツトのみが色
レジスタ５０の内容と共に書き込まれるが、上述のブロ
ツク書込み特徴では、このマスク書込み動作は選択され
た列ＣＯＬｎおよびＣＯＬｎ＋１で同時に生じる。
よび線ＷＥ-がローである場合に、マスク書込み動作は
ブロツク書込み動作と共に使用可能にされる。こうし
て、色レジスタ５０の内容は選択されたアレイにのみ多
重列（４列１群）に書き込まれる。第９図から、色レジ
スタ５０および書込みマスク・レジスタ５４の応用のレ
ジスタ・レベル図が、２つの列ＣＯＬｎおよびＣＯＬ
ｎ＋１と組み合わされる各アレイ２の記憶位置の内容を
変えて示されている。上述の通り、列ｎおよびｎ＋１
は、データ線Ｄ０およびＤ２が「１」論理レベルであり
かつ第８図のタイミングでＣＡＳ-が活性になつてから
書込み可能線ＷＥ-が活性になる時点でデータ線Ｄ４お
よびＤ６が「０」論理レベルである場合に選択される。
第６図の例の通り、第３〜第６図最下位ビツトのみが色
レジスタ５０の内容と共に書き込まれるが、上述のブロ
ツク書込み特徴では、このマスク書込み動作は選択され
た列ＣＯＬｎおよびＣＯＬｎ＋１で同時に生じる。
本発明はその好適な実施例についてここに詳しく説明さ
れたが、言うまでもなく、この説明は例としての説明に
過ぎず、また制限を意味するものではない。さらに言う
までもなく、本発明の実施例のいろいろな細部変化、お
よび本発明の追加の実施例は、本明細書に関係を持つ当
業者にとつて明白であるとともに彼らによつて作ること
ができる。かかる変化および追加の実施例は特許請求の
範囲および以下に主張される本発明の範囲内にあるもの
とする。
れたが、言うまでもなく、この説明は例としての説明に
過ぎず、また制限を意味するものではない。さらに言う
までもなく、本発明の実施例のいろいろな細部変化、お
よび本発明の追加の実施例は、本明細書に関係を持つ当
業者にとつて明白であるとともに彼らによつて作ること
ができる。かかる変化および追加の実施例は特許請求の
範囲および以下に主張される本発明の範囲内にあるもの
とする。
以上の説明に関してさらに以下の項を開示する。
(1)正規書込みモードおよびブロツク書込みモードを有
する記憶装置であつて、 読書き記憶セルのアレイと、 前記正規書込みモードまたは前記ブロツク書込みモード
を示すモード選択信号を受信するモード選択装置と、 記憶アドレス信号をデコードするアドレス・デコーダで
あり、 前記記憶アドレス信号の［所定数の最上位］選択ビツト
をデコードする第１デコード段において、前記［最上
位］選択ビツトは前記アレイにある１群の記憶セルを定
める前記第１デコード段と、 前記各群の記憶セルと組み合わされる第２デコード段に
おいて、前記記憶アドレス信号の残りのビツトをデコー
ドして前記記憶アドレス信号の前記残りのビツトに対応
する前記群の中にある記憶セルを選択する前記第２デコ
ード段と、 １つの選択装置が前記各群の記憶セルと組み合わされか
つその群の記憶セルと組み合わされる第２デコード段に
接続される複数個の選択装置において、前記各選択装置
はその組み合わされた群の記憶セルを定める前記第１デ
コード段の出力によつて作動され、前記正規書込みモー
ドに示す前記モード選択信号に応動する前記第２デコー
ド段によつて定められる記憶セルを選択するとともに、
前記ブロツク書込みモードを示すモード選択信号に応動
する前記群の中にある所定の複数個の記憶セルを選択す
る前記複数個の選択装置とを含む前記アドレス・デコー
ダと、 前記入力データを受信して前記所定群の選択された記憶
セルに書き込むデータ入力装置と、 を含んで成る前記記憶装置。
する記憶装置であつて、 読書き記憶セルのアレイと、 前記正規書込みモードまたは前記ブロツク書込みモード
を示すモード選択信号を受信するモード選択装置と、 記憶アドレス信号をデコードするアドレス・デコーダで
あり、 前記記憶アドレス信号の［所定数の最上位］選択ビツト
をデコードする第１デコード段において、前記［最上
位］選択ビツトは前記アレイにある１群の記憶セルを定
める前記第１デコード段と、 前記各群の記憶セルと組み合わされる第２デコード段に
おいて、前記記憶アドレス信号の残りのビツトをデコー
ドして前記記憶アドレス信号の前記残りのビツトに対応
する前記群の中にある記憶セルを選択する前記第２デコ
ード段と、 １つの選択装置が前記各群の記憶セルと組み合わされか
つその群の記憶セルと組み合わされる第２デコード段に
接続される複数個の選択装置において、前記各選択装置
はその組み合わされた群の記憶セルを定める前記第１デ
コード段の出力によつて作動され、前記正規書込みモー
ドに示す前記モード選択信号に応動する前記第２デコー
ド段によつて定められる記憶セルを選択するとともに、
前記ブロツク書込みモードを示すモード選択信号に応動
する前記群の中にある所定の複数個の記憶セルを選択す
る前記複数個の選択装置とを含む前記アドレス・デコー
ダと、 前記入力データを受信して前記所定群の選択された記憶
セルに書き込むデータ入力装置と、 を含んで成る前記記憶装置。
(2)前記ブロツク書込みモードで前記データ入力装置に
よつて書き込まれるべき前記記憶アドレス信号の前記
［最上位］選択ビツトにより定められる群の中の所定の
複数個の記憶セルを定めるセル・アドレス信号を受信す
る別のセル・アドレス入力装置、 をさらに含むことを特徴とする第１項記載の記憶装置。
よつて書き込まれるべき前記記憶アドレス信号の前記
［最上位］選択ビツトにより定められる群の中の所定の
複数個の記憶セルを定めるセル・アドレス信号を受信す
る別のセル・アドレス入力装置、 をさらに含むことを特徴とする第１項記載の記憶装置。
(3)前記データ入力装置は 入力データを受信するデータ入力端子と、 前記データ入力端子により受信された入力データを記憶
するレジスタと、 前記アレイに接続されて、前記アドレス・デコーダによ
り選択された記憶セルの前記（定められた］群にある選
択された記憶セルに前記レジスタの内容を書き込むバツ
フア装置と、 を含むことを特徴とする第１項記載の記憶装置。
するレジスタと、 前記アレイに接続されて、前記アドレス・デコーダによ
り選択された記憶セルの前記（定められた］群にある選
択された記憶セルに前記レジスタの内容を書き込むバツ
フア装置と、 を含むことを特徴とする第１項記載の記憶装置。
(4)前記データ入力端子はセル・アドレス信号をも受信
し、前記セル・アドレス信号は前記ブロツク書込みモー
ドで前記データ入力装置によつて書き込まれるべき前記
記憶アドレス信の前記［最上位］選択ビツトにより定め
られる群にある所定の複数個の記憶セルを定める、こと
を特徴とする第３項記載の記憶装置。
し、前記セル・アドレス信号は前記ブロツク書込みモー
ドで前記データ入力装置によつて書き込まれるべき前記
記憶アドレス信の前記［最上位］選択ビツトにより定め
られる群にある所定の複数個の記憶セルを定める、こと
を特徴とする第３項記載の記憶装置。
(5)前記データ入力装置は前記正規書込みモードで前記
定められた群にある選択された記憶セルに前記データ入
力端子により受信された入力データを書き込み、また前
記データ入力装置は前記ブロツク書込みモードで前記定
められた群にある選択された複数個の記憶セルに前記レ
ジスタの内容を書き込む、ことを特徴とする第４項記載
の記憶装置。
定められた群にある選択された記憶セルに前記データ入
力端子により受信された入力データを書き込み、また前
記データ入力装置は前記ブロツク書込みモードで前記定
められた群にある選択された複数個の記憶セルに前記レ
ジスタの内容を書き込む、ことを特徴とする第４項記載
の記憶装置。
(6)正規書込みモードおよびブロツク書込みモードを有
する記憶装置であつて、 行および列に配列された読書き記憶セルのアレイと、 前記正規書込みモード［および］または前記ブロツク書
込みモードを示すモード選択信号を受信するモード選択
装置と、 行アドレス信号に応じて前記アレイにある前記記憶セル
の行を選択する行アドレス・デコーダと、 列アドレス信号をデコードする列アドレス・デコーダで
あり、 前記列アドレス信号の［所定数の最上位］選択ビツトを
デコードする第１列デコード段において、前記［最上
位］選択ビツトは前記アレイにある記憶セルの１群の列
を定める前記第１列デコード段と、 前記各群の列と組み合わされる第２列デコード段におい
て、前記列アドレス信号の前記残りのビツトに対応する
前記群にある列を選択するように前記列アドレス信号の
残りのビツトをデコードする前記第列デコード段と、 １つの選択装置が前記各群の列と組み合わされかつその
群の列と組み合わされる第２列デコード段に接続される
複数個の選択装置において、その組み合わされる群の列
を定めめる前記第１列デコード段の出力によつて使用可
能にされる前記各選択装置は、前記正規書込みモードを
示す前記モード選択信号に応じて前記第２デコード段に
よつて定められる列を選択するとともに、前記ブロツク
書込みモードを示すモード選択信号に応じて前記群の中
にある所定の複数個の列を選択する、前記複数個の選択
装置と、 を含む前記列アドレス・デコーダと、 前記入力データを受信して選択された記憶セルに書き込
むデータ入力装置であり、前記選択された記憶セルは選
択された列にある選択された列（１個または複数個）に
ある前記データ入力装置と、 を含んで成る前記記憶装置。
する記憶装置であつて、 行および列に配列された読書き記憶セルのアレイと、 前記正規書込みモード［および］または前記ブロツク書
込みモードを示すモード選択信号を受信するモード選択
装置と、 行アドレス信号に応じて前記アレイにある前記記憶セル
の行を選択する行アドレス・デコーダと、 列アドレス信号をデコードする列アドレス・デコーダで
あり、 前記列アドレス信号の［所定数の最上位］選択ビツトを
デコードする第１列デコード段において、前記［最上
位］選択ビツトは前記アレイにある記憶セルの１群の列
を定める前記第１列デコード段と、 前記各群の列と組み合わされる第２列デコード段におい
て、前記列アドレス信号の前記残りのビツトに対応する
前記群にある列を選択するように前記列アドレス信号の
残りのビツトをデコードする前記第列デコード段と、 １つの選択装置が前記各群の列と組み合わされかつその
群の列と組み合わされる第２列デコード段に接続される
複数個の選択装置において、その組み合わされる群の列
を定めめる前記第１列デコード段の出力によつて使用可
能にされる前記各選択装置は、前記正規書込みモードを
示す前記モード選択信号に応じて前記第２デコード段に
よつて定められる列を選択するとともに、前記ブロツク
書込みモードを示すモード選択信号に応じて前記群の中
にある所定の複数個の列を選択する、前記複数個の選択
装置と、 を含む前記列アドレス・デコーダと、 前記入力データを受信して選択された記憶セルに書き込
むデータ入力装置であり、前記選択された記憶セルは選
択された列にある選択された列（１個または複数個）に
ある前記データ入力装置と、 を含んで成る前記記憶装置。
(7)別の列アドレス信号を受信する別の列アドレス入力
装置であつて、前記別の列アドレス信号は前記ブロツク
書込みモードで前記データ入力装置によつて書き込まれ
るべき前記列アドレス信号の前記［最上位］選択ビツト
により定められた群の中にある所定の複数個の列を定め
る、前記別の列アドレス入力装置をさらに含むことを特
徴とする第６項記載の記憶装置。
装置であつて、前記別の列アドレス信号は前記ブロツク
書込みモードで前記データ入力装置によつて書き込まれ
るべき前記列アドレス信号の前記［最上位］選択ビツト
により定められた群の中にある所定の複数個の列を定め
る、前記別の列アドレス入力装置をさらに含むことを特
徴とする第６項記載の記憶装置。
(8)前記データ入力装置は 入力データを受信するデータ入力端子と、 前記データ入力端子により受信された入力データを記憶
するレジスタと、 前記アレイに接続されて、選択された記憶セルに前記レ
ジスタの内容を書き込むバツフア装置と、を含むことを
特徴とする第６項記載の記憶装置。
するレジスタと、 前記アレイに接続されて、選択された記憶セルに前記レ
ジスタの内容を書き込むバツフア装置と、を含むことを
特徴とする第６項記載の記憶装置。
(9)前記データ入力端子は別の列アドレス信号をも受信
し、前記別の列アドレス信号は前記ブロツク書込みモー
ドで前記データ入力装置によつて書き込まれるべき前記
列アドレス信号の前記［最上位］選択ビツトによつて定
められる群の中にある所定の複数個の列を定める、こと
を特徴とする第８項記載の記憶装置。
し、前記別の列アドレス信号は前記ブロツク書込みモー
ドで前記データ入力装置によつて書き込まれるべき前記
列アドレス信号の前記［最上位］選択ビツトによつて定
められる群の中にある所定の複数個の列を定める、こと
を特徴とする第８項記載の記憶装置。
(10)前記データ入力装置は前記正規書込みモードで選択
された記憶セルに前記データ入力端子によつて受信され
た入力データを書き込む、ことを特徴とする第９項記載
の記憶装置。
された記憶セルに前記データ入力端子によつて受信され
た入力データを書き込む、ことを特徴とする第９項記載
の記憶装置。
(11)各アレイが行および列の形に配列される複数個の読
書き記憶セルのアレイと、 各データ入力端子が記憶セルの前記アレイの１つと組み
合わされる複数個のデータ入力端子と、 前記正規書込みモードおよび前記ブロツク書込みモード
を示すモード選択信号を受信を受信するモード選択装置
と、 行アドレス信号に応じて各アレイにある前記記憶セルの
行を選択する行ドレス・デコーダと、 列アドレス信号をデコードする列アドレス・デコーダで
あり、 前記列アドレス信号の［所定数の最上位］選択ビツトを
デコードする第１列デコード段において、前記［最上
位］選択ビツトは各アレイにある記憶セルの１群の列を
定める前記第１列デコード段と、 前記各群の列と組み合わされる第２列デコード段におい
て、前記列アドレス信号の前記残りのビツトに対応する
前記群にある列を選択するように前記列アドレス信号の
残りのビツトをデコードする前記第２デコード段と、 １つの選択装置は前記各群の列と組み合わされかつその
群の列と組み合わされる第２列デコード段に接続される
複数個の選択装置において、前記第１列デコード段の出
力により使用可能にされる前記各選択装置はそれと組み
合わされる群の列を定め、前記正規書込みモードを示す
前記モード選択信号に応じて前記第２デコード段により
定められる列を選択するとともに、前記ブロツク書込み
モードを示すモード選択信号に応じて前記群の中にある
所定の複数個の列を選択する、前記複数個の選択装置と を含む前記列アドレス・デコーダと、 前記データ入力端子に接続されて、前記データ入力端子
により受信された入力データを選択された行の選択され
た列（１個または複数個）にある選択された記憶セルに
書き込む書込み装置において、各アレイの選択された記
憶セルはそのアレイと組み合わされるデータ入力端子に
より受信される入力データを書き込まれる前記書込み装
置と、を含んで成る記憶装置。
書き記憶セルのアレイと、 各データ入力端子が記憶セルの前記アレイの１つと組み
合わされる複数個のデータ入力端子と、 前記正規書込みモードおよび前記ブロツク書込みモード
を示すモード選択信号を受信を受信するモード選択装置
と、 行アドレス信号に応じて各アレイにある前記記憶セルの
行を選択する行ドレス・デコーダと、 列アドレス信号をデコードする列アドレス・デコーダで
あり、 前記列アドレス信号の［所定数の最上位］選択ビツトを
デコードする第１列デコード段において、前記［最上
位］選択ビツトは各アレイにある記憶セルの１群の列を
定める前記第１列デコード段と、 前記各群の列と組み合わされる第２列デコード段におい
て、前記列アドレス信号の前記残りのビツトに対応する
前記群にある列を選択するように前記列アドレス信号の
残りのビツトをデコードする前記第２デコード段と、 １つの選択装置は前記各群の列と組み合わされかつその
群の列と組み合わされる第２列デコード段に接続される
複数個の選択装置において、前記第１列デコード段の出
力により使用可能にされる前記各選択装置はそれと組み
合わされる群の列を定め、前記正規書込みモードを示す
前記モード選択信号に応じて前記第２デコード段により
定められる列を選択するとともに、前記ブロツク書込み
モードを示すモード選択信号に応じて前記群の中にある
所定の複数個の列を選択する、前記複数個の選択装置と を含む前記列アドレス・デコーダと、 前記データ入力端子に接続されて、前記データ入力端子
により受信された入力データを選択された行の選択され
た列（１個または複数個）にある選択された記憶セルに
書き込む書込み装置において、各アレイの選択された記
憶セルはそのアレイと組み合わされるデータ入力端子に
より受信される入力データを書き込まれる前記書込み装
置と、を含んで成る記憶装置。
(12)前記データ入力端子に接続されて、前記データ入力
端子により受信されるデータを記憶する入力データ・レ
ジスタをさらに含み、 前記データ入力端子は別の列アドレスを信号をも受信
し、前記別の列アドレス信号は前記ブロツク書込みモー
ドで前記書込み装置によつて書き込まれるべき前記列ア
ドレス信号の前記［最上位］選択ビツトによつて定めら
れる群の中にある所定の複数個の列を定める、 ことを特徴とする第１１項記載の記憶装置。
端子により受信されるデータを記憶する入力データ・レ
ジスタをさらに含み、 前記データ入力端子は別の列アドレスを信号をも受信
し、前記別の列アドレス信号は前記ブロツク書込みモー
ドで前記書込み装置によつて書き込まれるべき前記列ア
ドレス信号の前記［最上位］選択ビツトによつて定めら
れる群の中にある所定の複数個の列を定める、 ことを特徴とする第１１項記載の記憶装置。
(13)前記書込み装置は前記データ入力端子により受信さ
れるデータを前記正規書込みモードで選択された記憶セ
ルに書き込む、ことを特徴とする第１２項記載の記憶装
置。
れるデータを前記正規書込みモードで選択された記憶セ
ルに書き込む、ことを特徴とする第１２項記載の記憶装
置。
(14)書込みマスク・コードを記憶するマスク・コード・
レジスタをさらに含み、 前記書込み装置は前記マスク・コード・レジスタに接続
されて、書込みマスク・コードによつて定められた前記
アレイの中の選択されたアレイにある記憶セルへのデー
タの書込みを抑止する、ことを特徴とする第１１項記載
の記憶装置。
レジスタをさらに含み、 前記書込み装置は前記マスク・コード・レジスタに接続
されて、書込みマスク・コードによつて定められた前記
アレイの中の選択されたアレイにある記憶セルへのデー
タの書込みを抑止する、ことを特徴とする第１１項記載
の記憶装置。
(15)前記モード選択装置はさらに、前記書込み装置が前
記書込みマスク・コードに応じて前記アレイの中の選択
されたアレイの書込みを抑止すべきか否かを示すマスク
選択信号を受信する、ことを特徴とする第１４項記載の
記憶装置。
記書込みマスク・コードに応じて前記アレイの中の選択
されたアレイの書込みを抑止すべきか否かを示すマスク
選択信号を受信する、ことを特徴とする第１４項記載の
記憶装置。
(16)第１制御端子と、 クロツク信号を受信するクロツク端子とをさらに含み、 前記モード選択装置は、 前記第１制御端子に接続されるデータ入力と前記クロツ
ク端子に応答結合されるクロツク入力とを持つ第１特殊
機能ラツチであり、その出力は前記モード選択信号であ
る、前記第１特殊機能ラツチと、 前記第１特殊機能ラツチの出力および前記複数個の選択
装置に接続されて、前記第１特殊機能ラツチの内容に応
じて前記選択装置を制御する制御論理とを含む、 ことを特徴とする第(15)項記載の記憶装置。
ク端子に応答結合されるクロツク入力とを持つ第１特殊
機能ラツチであり、その出力は前記モード選択信号であ
る、前記第１特殊機能ラツチと、 前記第１特殊機能ラツチの出力および前記複数個の選択
装置に接続されて、前記第１特殊機能ラツチの内容に応
じて前記選択装置を制御する制御論理とを含む、 ことを特徴とする第(15)項記載の記憶装置。
(17)第２制御端子をさらに含み、 前記モード選択装置はさらに前記第２制御端子に接続さ
れるデータ入力と前記クロツク端子に応答結合されるク
ロツク入力とを持つ第２特殊機能ラツチであり、その出
力は前記マスク選択信号である、前記第２特殊機能ラツ
チをさらに含み、 また前記制御論理はさらに前記書込み装置に接続され
て、前記書込みマスク・コードが前記第２機能ラツチの
内容に応じてデータの書込みを選択的に抑止すべきか否
かを制御する、 ことを特徴とする第１６項記載の記憶装置。
れるデータ入力と前記クロツク端子に応答結合されるク
ロツク入力とを持つ第２特殊機能ラツチであり、その出
力は前記マスク選択信号である、前記第２特殊機能ラツ
チをさらに含み、 また前記制御論理はさらに前記書込み装置に接続され
て、前記書込みマスク・コードが前記第２機能ラツチの
内容に応じてデータの書込みを選択的に抑止すべきか否
かを制御する、 ことを特徴とする第１６項記載の記憶装置。
(18)複数個の記憶セルが１つの記憶サイクルで同じデー
タを書き込まれる特殊作動モード（すなわちブロツク書
込みモード）を有する双端子記憶装置が開示されてい
る。特殊モードは、おのおの行アドレス・ストローブ信
号の際にラツチされるそれぞれの論理状態を持つ特殊機
能ピン（ＳＦ）および書込み可能（ＷＥ）ならびに転送
可能ピン（ＴＲ）によつて使用可能にされる。この装置
にある列デコーダ２０は２段であり、第１段は最上位列
アドレス・ビツトに基づき１群の列を選択する。第２段
は最下位列アドレス・ビツトに基づき１個の列を選択す
る。ブロツク書込みモードでは、第２列のアドレス・デ
コード段の結果は無視され、別の信号の組が入出力回路
２４に接続する群の中の１つの列、２つ以上の列、また
は全部の列を選択するので、一定の列アドレス近隣内の
複数個の記憶位置に同じデータが書き込まれる。本発明
は多重入出力ＲＡＭに組み入れられるので、複数個の入
力と組み合わされる複数個の列は同じサイクルで書き込
まれる。書き込まれるべきデータを記憶する色レジスタ
５０も具備されているので、入力端子はどの群の列がブ
ロツク書込みモードで書き込まれるべきかを選択するの
に用いられる。多重入出力の場合には、一定の入力の書
込みを選択抑止するマスク・レジスタ５４も具備され
る。本発明は近接記憶位置に色データを有効に書き込ま
せるが、かかる特徴は与えられた色コードを持つビツト
・マツプ像の面積を「埋める」のに特に役立つ。
タを書き込まれる特殊作動モード（すなわちブロツク書
込みモード）を有する双端子記憶装置が開示されてい
る。特殊モードは、おのおの行アドレス・ストローブ信
号の際にラツチされるそれぞれの論理状態を持つ特殊機
能ピン（ＳＦ）および書込み可能（ＷＥ）ならびに転送
可能ピン（ＴＲ）によつて使用可能にされる。この装置
にある列デコーダ２０は２段であり、第１段は最上位列
アドレス・ビツトに基づき１群の列を選択する。第２段
は最下位列アドレス・ビツトに基づき１個の列を選択す
る。ブロツク書込みモードでは、第２列のアドレス・デ
コード段の結果は無視され、別の信号の組が入出力回路
２４に接続する群の中の１つの列、２つ以上の列、また
は全部の列を選択するので、一定の列アドレス近隣内の
複数個の記憶位置に同じデータが書き込まれる。本発明
は多重入出力ＲＡＭに組み入れられるので、複数個の入
力と組み合わされる複数個の列は同じサイクルで書き込
まれる。書き込まれるべきデータを記憶する色レジスタ
５０も具備されているので、入力端子はどの群の列がブ
ロツク書込みモードで書き込まれるべきかを選択するの
に用いられる。多重入出力の場合には、一定の入力の書
込みを選択抑止するマスク・レジスタ５４も具備され
る。本発明は近接記憶位置に色データを有効に書き込ま
せるが、かかる特徴は与えられた色コードを持つビツト
・マツプ像の面積を「埋める」のに特に役立つ。
第１図は本発明により作られた双端子記憶装置の好適な
実施例の概略ブロツク図、第２図は第１図の双端子記憶
装置の特殊機能論理の概略ブロツク図、第３ａ図および
第３ｂ図は第２図の論理によつて使用されるクロツク信
号を発生させる回路の概略図、第４図は第２図の特殊機
能論理内の組合せ論理の概略図、第５ａ図は書込みマス
ク・レジスタを記憶サイクルの早期部分でロードする記
憶サイクルのタイミング図、第５ｂ図は記憶サイクルの
後の部分で書込みマスク・レジスタおよび色レジスタを
ロードする記憶サイクルのタイミング図、第５ｃ図は前
のサイクルでロードされた書込みマスク・レジスタの内
容を利用する記憶書込みサイクルのタイミング図、第５
ｄ図は書込みマスク・レジスタの内容を破壊せずにその
内容を無視する記憶書込みサイクルのタイミング、第６
図はマスク書込み動作のレジスタ・レベルの図、第７図
は第１図の記憶装置にブロツク書込み特徴を追加させる
列デコーダの概略図、第８図は第７図の回路を用いるブ
ロツク書込みサイクルの作動のタイミング図、第９図は
第７図の回路を用いるブロツク書込みサイクルのレジス
タ・レベル図である。 主な符号の説明 １−双端子記憶装置；２−アレイ； ４−感知増幅器；６−転送ゲート； ８−データ・レジスタ；１０−ポインタ； １２−直列入出力バツフア；２０−Ｙデコーダ； ２４−入出力バツフア；２６−多重装置； １４−直列論理；１６−ＲＡＭ論理； １８−Ｘデコーダ；３０−特殊論理機能； ５０−色レジスタ；５４−マスク・レジスタ
実施例の概略ブロツク図、第２図は第１図の双端子記憶
装置の特殊機能論理の概略ブロツク図、第３ａ図および
第３ｂ図は第２図の論理によつて使用されるクロツク信
号を発生させる回路の概略図、第４図は第２図の特殊機
能論理内の組合せ論理の概略図、第５ａ図は書込みマス
ク・レジスタを記憶サイクルの早期部分でロードする記
憶サイクルのタイミング図、第５ｂ図は記憶サイクルの
後の部分で書込みマスク・レジスタおよび色レジスタを
ロードする記憶サイクルのタイミング図、第５ｃ図は前
のサイクルでロードされた書込みマスク・レジスタの内
容を利用する記憶書込みサイクルのタイミング図、第５
ｄ図は書込みマスク・レジスタの内容を破壊せずにその
内容を無視する記憶書込みサイクルのタイミング、第６
図はマスク書込み動作のレジスタ・レベルの図、第７図
は第１図の記憶装置にブロツク書込み特徴を追加させる
列デコーダの概略図、第８図は第７図の回路を用いるブ
ロツク書込みサイクルの作動のタイミング図、第９図は
第７図の回路を用いるブロツク書込みサイクルのレジス
タ・レベル図である。 主な符号の説明 １−双端子記憶装置；２−アレイ； ４−感知増幅器；６−転送ゲート； ８−データ・レジスタ；１０−ポインタ； １２−直列入出力バツフア；２０−Ｙデコーダ； ２４−入出力バツフア；２６−多重装置； １４−直列論理；１６−ＲＡＭ論理； １８−Ｘデコーダ；３０−特殊論理機能； ５０−色レジスタ；５４−マスク・レジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−6490（ＪＰ，Ａ) 実開 昭61−136396（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】正規書込みモードおよびブロック書込みモ
ードを有する記憶装置であって、 行および列に配列された読書き記憶セルのアレイと、 前記正規書込みモード又は前記ブロック書込みモードを
示すモード選択信号を受信するモード選択手段と、 行アドレス信号に応じて前記アレイにある前記記憶セル
の行を選択する行アドレス・デコーダと、 列アドレス信号をデコードする列アドレス・デコーダで
あり、 前記列アドレス信号の選択ビットをデコードする第１列
デコード段において、前記選択ビットは前記アレイにあ
る記憶セルの１群の列を定める前記第１列デコード段
と、 前記各群の列と組み合わされる第２列デコード段におい
て、前記列アドレス信号の残りのビットに対応する前記
群にある列を選択するように前記列アドレス信号の前記
残りのビットをデコードする前記第２列デコード段と、 １つの選択手段が前記各群の列と組み合わされかつその
群の列と組み合わされる第２列デコード段に接続される
複数個の選択手段において、その組み合わされる群の列
を定める前記第１列デコード段の出力によって使用可能
にされる前記各選択手段は、前記正規書込みモードを示
す前記モード選択信号に応じて前記第２デコード段によ
って定められる列を選択するとともに、前記ブロック書
込みモードを示すモード選択信号に応じて前記群の中に
ある所定の複数個の列を選択する、前記複数個の選択手
段と、 を含む前記列アドレス・デコーダと、 入力データを受信して選択された記憶セルに書込むデー
タ入力手段と を含んで成る前記記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/081,948 US4807189A (en) | 1987-08-05 | 1987-08-05 | Read/write memory having a multiple column select mode |
| US81948 | 1987-08-05 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122878A Division JPH06231041A (ja) | 1987-08-05 | 1993-05-25 | 多重列選択モードを持つ読書き記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01111279A JPH01111279A (ja) | 1989-04-27 |
| JPH061450B2 true JPH061450B2 (ja) | 1994-01-05 |
Family
ID=22167426
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19357888A Expired - Lifetime JPH061450B2 (ja) | 1987-08-05 | 1988-08-04 | 記憶装置 |
| JP5122878A Pending JPH06231041A (ja) | 1987-08-05 | 1993-05-25 | 多重列選択モードを持つ読書き記憶装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122878A Pending JPH06231041A (ja) | 1987-08-05 | 1993-05-25 | 多重列選択モードを持つ読書き記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4807189A (ja) |
| JP (2) | JPH061450B2 (ja) |
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| US5172335A (en) * | 1987-02-23 | 1992-12-15 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
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1993
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