JPS6049943B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6049943B2 JPS6049943B2 JP17255683A JP17255683A JPS6049943B2 JP S6049943 B2 JPS6049943 B2 JP S6049943B2 JP 17255683 A JP17255683 A JP 17255683A JP 17255683 A JP17255683 A JP 17255683A JP S6049943 B2 JPS6049943 B2 JP S6049943B2
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- JP
- Japan
- Prior art keywords
- data
- memory
- address
- bus
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特に同一アドレスデー
タでメモリ内の複数個のデータの読み出しあるいは書き
込みを指定てきる手段を有するデータ処理装置に関する
。
タでメモリ内の複数個のデータの読み出しあるいは書き
込みを指定てきる手段を有するデータ処理装置に関する
。
近年、データ処理機能の拡大に伴いメモリの預量も大容
量化の傾向にあるが、メモリと中央処理装置（ＣＰＵ）
あるいは各種周辺装置との間のデータ転送には共通バス
を用いる方法が一般的であ一 −ＩＬ−−７、一ーーー
ム １ｌＬＪＬ、１６ＪｌＩｒし１６、Ｌ△置のビット
線からなる信号線を１つのバスとして、このバスを用い
て４ビット｜８ビット等のビット長を有するデータを転
送するものであるが、特に大容量のメモリをアドレス指
定する場合、このメモリ（読み出し専用メモリ：ＲＯＭ
、読み出し書き込み可能メモリ：ＲＡＭを含む）を複数
個のチップ、あるいは同一チップ内で複数個のブロック
に分割して、これらチップあるいはブロック毎に夫々同
一のアドレスデータを用いることにより、プログラム作
成あるいはソフトウェア処理の単純化を計つている。
量化の傾向にあるが、メモリと中央処理装置（ＣＰＵ）
あるいは各種周辺装置との間のデータ転送には共通バス
を用いる方法が一般的であ一 −ＩＬ−−７、一ーーー
ム １ｌＬＪＬ、１６ＪｌＩｒし１６、Ｌ△置のビット
線からなる信号線を１つのバスとして、このバスを用い
て４ビット｜８ビット等のビット長を有するデータを転
送するものであるが、特に大容量のメモリをアドレス指
定する場合、このメモリ（読み出し専用メモリ：ＲＯＭ
、読み出し書き込み可能メモリ：ＲＡＭを含む）を複数
個のチップ、あるいは同一チップ内で複数個のブロック
に分割して、これらチップあるいはブロック毎に夫々同
一のアドレスデータを用いることにより、プログラム作
成あるいはソフトウェア処理の単純化を計つている。
勿論、各メモリチップ、メモリブ頭ノクは同一のアドレ
ス、データバスに共通に接続されているので、同一アド
レスデータでメモリをアクセスする場合、複数個のデー
タが同時にバスに出力されないように、ただ一つのブロ
ックのみを選択できるようになされている。従来このよ
うな装置においてその選択手段として第１図に示される
構成が知られている。
ス、データバスに共通に接続されているので、同一アド
レスデータでメモリをアクセスする場合、複数個のデー
タが同時にバスに出力されないように、ただ一つのブロ
ックのみを選択できるようになされている。従来このよ
うな装置においてその選択手段として第１図に示される
構成が知られている。
即ち、データ処理装置はＲＭＭ１５、１６及びＲＯＭＩ
ｊ７、１８を有し、これらメモリブロックは各々が他と
同一のアドレス値を有しておりＣＰＵＩのアドレスバス
９及びデータバス８に接続されている。又これらのメモ
リヘのアドレスはその上位ビットがデコーダ２によつて
解読されアドレスデコ・ −ド信号１０として出力され
ＡＮＤゲート２３〜２６の開閉制御に使用される。一方
これら４個のメモリブロックの中の１つを選択する手段
としてデータラッチ３及びそのデコーダ４がありＣＰＵ
ｌは、これらのメモリブロックをアドレス指定する以前
にどのメモリブロックを選択するかを指定するための指
示データをデータラッチ３に書き込んでおく必要がある
。ラッチ制御信号７の出力の下でデータラッチ３に書き
込まれた指示データは、デコーダ４により解読され、４
個のメモリブロックに対応して１個のブ七ツク選択信号
１１〜１４が発生される。このブロック選択信号１１〜
１４は．ＡＮＤグート２３〜２６によりデコード信号１
０と論理演算がなされメモリ選択信号１９〜２２となり
ＲＡＭｌ５，ｌ６及びＲＯＭｌ７，ｌ８の中からただ１
つのメモリブロックを選択する。ここてＲＯＭｌ７，ｌ
８を選択する信号１９，２０はＣＰＵｌから出力される
読み出し制御信号６によつて更にＡＮＤゲート２３″，
２４′て制御されてＲＯＭｌ７，ｌ８を選択する。この
様にしてデータ処理装置は同一メモリブロックにある複
数のメモリブロックの中のただ１つのメモリブロックを
選択してアドレスバス９上の下位アドレスビットでブロ
ック内のアドレスを指定して順次読み出し動作を実行す
る。一方Ｒ．ＡＭｌ５，ｌ６への書き込み動作はＣＰＵ
ｌから書き込み制御信号５が出力された時に行なわれる
。しかしながら上記のデータ処理装置を用いた場合１つ
のアドレス信号で１個のメモリブロックを選択し、その
メモリブロックに対して読み出しあるいは書き込み動作
を行なうことはできるが、選択されたメモリブロックに
格納されているプログラムデータを用いてプログラム処
理している途中で必要に応じて他のメモリブロックをア
ドレス指定することは同一アドレスを用いているために
不可能であつた。
ｊ７、１８を有し、これらメモリブロックは各々が他と
同一のアドレス値を有しておりＣＰＵＩのアドレスバス
９及びデータバス８に接続されている。又これらのメモ
リヘのアドレスはその上位ビットがデコーダ２によつて
解読されアドレスデコ・ −ド信号１０として出力され
ＡＮＤゲート２３〜２６の開閉制御に使用される。一方
これら４個のメモリブロックの中の１つを選択する手段
としてデータラッチ３及びそのデコーダ４がありＣＰＵ
ｌは、これらのメモリブロックをアドレス指定する以前
にどのメモリブロックを選択するかを指定するための指
示データをデータラッチ３に書き込んでおく必要がある
。ラッチ制御信号７の出力の下でデータラッチ３に書き
込まれた指示データは、デコーダ４により解読され、４
個のメモリブロックに対応して１個のブ七ツク選択信号
１１〜１４が発生される。このブロック選択信号１１〜
１４は．ＡＮＤグート２３〜２６によりデコード信号１
０と論理演算がなされメモリ選択信号１９〜２２となり
ＲＡＭｌ５，ｌ６及びＲＯＭｌ７，ｌ８の中からただ１
つのメモリブロックを選択する。ここてＲＯＭｌ７，ｌ
８を選択する信号１９，２０はＣＰＵｌから出力される
読み出し制御信号６によつて更にＡＮＤゲート２３″，
２４′て制御されてＲＯＭｌ７，ｌ８を選択する。この
様にしてデータ処理装置は同一メモリブロックにある複
数のメモリブロックの中のただ１つのメモリブロックを
選択してアドレスバス９上の下位アドレスビットでブロ
ック内のアドレスを指定して順次読み出し動作を実行す
る。一方Ｒ．ＡＭｌ５，ｌ６への書き込み動作はＣＰＵ
ｌから書き込み制御信号５が出力された時に行なわれる
。しかしながら上記のデータ処理装置を用いた場合１つ
のアドレス信号で１個のメモリブロックを選択し、その
メモリブロックに対して読み出しあるいは書き込み動作
を行なうことはできるが、選択されたメモリブロックに
格納されているプログラムデータを用いてプログラム処
理している途中で必要に応じて他のメモリブロックをア
ドレス指定することは同一アドレスを用いているために
不可能であつた。
例えばＲＯＭｌ７に書き込まれているプログラムの実行
中に、それと同一アドレスにあるＲＡＭｌ５あるいは１
６に対して書き込み動作が行なえないという欠点を有し
ていた。従つて、かかる必要性が生じた時には、ＣＰＵ
は現在アドレス指定しているメモリブロックの選択を一
旦中断し、別のメモリブロックを選択すべき指示データ
をラッチ３に書き込み、これによつて書き込むべきメモ
リブロック（ＲＡＭ）の選択を行ない所望のデータをこ
のＲＡＭに書き込んだ後、再度以前のメモリブロックを
選択する前述した処理手順を踏まなければならなかつた
。このため処理時間が冗らに長くなるとともに、処理用
プログラムを複雑化していた。本発明は、上述欠点に鑑
みなされたもので処理時間を短縮し、かつ処理プログラ
ムを単純化したデータ処理装置を提供することを目的と
する。
中に、それと同一アドレスにあるＲＡＭｌ５あるいは１
６に対して書き込み動作が行なえないという欠点を有し
ていた。従つて、かかる必要性が生じた時には、ＣＰＵ
は現在アドレス指定しているメモリブロックの選択を一
旦中断し、別のメモリブロックを選択すべき指示データ
をラッチ３に書き込み、これによつて書き込むべきメモ
リブロック（ＲＡＭ）の選択を行ない所望のデータをこ
のＲＡＭに書き込んだ後、再度以前のメモリブロックを
選択する前述した処理手順を踏まなければならなかつた
。このため処理時間が冗らに長くなるとともに、処理用
プログラムを複雑化していた。本発明は、上述欠点に鑑
みなされたもので処理時間を短縮し、かつ処理プログラ
ムを単純化したデータ処理装置を提供することを目的と
する。
本発明は同一アドレスが割り当てられている複数のメモ
リブロックと、これら複数のメモリブロックをアクセス
するデータ処理部と、該データ処理部と前記複数のメモ
リブロックと接続する共通バスと、前記複数のメモリブ
ロックのうちの一部を選択する第一の手段と、前記複数
のメモリブロックのうちの他部を選択する第２の手段と
、前記第１の手段によつて選択されたメモリブロックを
選択状態に維持したままそこからのデータを共通バスに
読み出すことを禁止する手段と、該読み出し禁止状態時
に前記第２の手段によつて選択されたメモリブロックに
対して前記共通バス上のデータを書き込む手段とを有す
ることを特徴とする。以下に本発明の一実施例を図面に
基ついて説明する。第２図は、本発明の一実施例を示す
データ処理装置の機能ブロック図である。
リブロックと、これら複数のメモリブロックをアクセス
するデータ処理部と、該データ処理部と前記複数のメモ
リブロックと接続する共通バスと、前記複数のメモリブ
ロックのうちの一部を選択する第一の手段と、前記複数
のメモリブロックのうちの他部を選択する第２の手段と
、前記第１の手段によつて選択されたメモリブロックを
選択状態に維持したままそこからのデータを共通バスに
読み出すことを禁止する手段と、該読み出し禁止状態時
に前記第２の手段によつて選択されたメモリブロックに
対して前記共通バス上のデータを書き込む手段とを有す
ることを特徴とする。以下に本発明の一実施例を図面に
基ついて説明する。第２図は、本発明の一実施例を示す
データ処理装置の機能ブロック図である。
各ブロック内の同一アドレスによつて構成されるＲＡＭ
ｌ５Ｏ，ｌ６Ｏ及びＲＯＭｌ７Ｏ，ｌ８Ｏは、演算処理
機能を有するＣＰＵｌＯＯからのアドレスバス９０に接
続され、各メモリからの読み出しデータを出力するリー
ドデータバス３４〜３７はデータバッファ４２〜４５を
介してＣＰＵｌＯＯに接続されたデータバス８０に接続
されている。
ｌ５Ｏ，ｌ６Ｏ及びＲＯＭｌ７Ｏ，ｌ８Ｏは、演算処理
機能を有するＣＰＵｌＯＯからのアドレスバス９０に接
続され、各メモリからの読み出しデータを出力するリー
ドデータバス３４〜３７はデータバッファ４２〜４５を
介してＣＰＵｌＯＯに接続されたデータバス８０に接続
されている。
又これらのメモリに対するアドレスの土位ビットはデコ
ーグ２００によつて解読されアドレスデコード信号１０
００として各メモリブロックの．すべてを選択する。一
方これらメモリ群の中の１つを選択する手段としてデー
タラッチ３００及びそれに接続されたデコーダ４００が
あり、ＣＰＵｌＯＯは、これらのメモリをアクセスする
以前にどのメモリブロックに対して読み出し動作を行な
ｌうかを選択するためのデータをデータラッチ３００に
書き込んでおく必要がある。データラッチ３００に書き
込まれた選択データはデコーダ４００により解読され選
択信号線１１０〜１４０を介してＡＮＤゲート３８〜４
１に入力される。これら．ＡＮＤゲート３８〜４１の他
方の入力端にはＣＰＵｌＯＯから読み出し制御信号線６
０が接続されており、この読み出し制御信号の入力に応
じてＡＮＤゲート３８〜４１は開閉制御される。このＡ
ＮＰゲート３８〜４１の各出力はデータバッファ４２〜
４５の夫々を制御し、読み出し制御信号が出力されてい
る規間に選択データを解読して出力される信号線１１０
〜１４０のうち１本を通して送られる選択信号が入力さ
れたＡＮＤゲートからデータバッファを閉じてメモリと
データバスとを電気的に接続する信号が出力される。こ
れによりＲＡＭｌ５Ｏ，ｌ６Ｏ及びＲＯＭｌ７Ｏ，ｌ８
Ｏの中の選ばれたただ１つのメモリブロックが、読み出
し時にデータをデータバス８０に出力することが許され
る。更にＲＡＭｌ５Ｏ〜１６０へデータを書き込むため
の制御手段としてデータラッチ３３があり、これはメモ
リブロック選択用のデータラッチ３００と同様にＣＰＵ
ｌＯＯのデータバス８０，アドレス９０及びラッチ制御
信号７０が入力され、データラッチ３３に書き込まれた
データに応じてＲＡＭ選択用信号を信号線２９，３０に
出力する。即ちＣＰＵｌＯＯはランダムアクセスメモリ
（ＲＡＭｌ５Ｏ，ｌ６Ｏ）にデータを書き込む以前にＲ
ＡｒｌＶ４選択用のデータをデータラッチ３３に書き込
んでおく必要がある。データラッチ３３に書き込まれた
選択データは、Ｎ１ゲート２７，２８の一人力端に接続
されたＣＰＵｌＯＯからの書き込み制御信号線５０を介
して供給される書き込み制御信号と論理演算されＲＡＭ
ｌ５Ｏ，ｌ６Ｏのライト制御端子に接続される。更にＲ
．ＡＭｌ５Ｏ，ｌ６Ｏの書き込み用データバスはＣＰＵ
ｌＯＯのデータバス８０に接続されており、ＲＡＭへの
データ書き込み動作は、ＣＰＵｌＯＯから書き込み制御
信号が出力されている期間にデータラッチ３３に設定さ
れたＲＡＭ選択データにより選択されたＲＡＭブロック
がデータバス８０から書き込みデータを入力しメモリ内
に書き込む。かかる本実施例のデータ処理装置によれば
、ＣＰＵｌＯＯが例えはＲＯＭブロック１７０を選択し
てデータの読み出しを行ないそれに基づいて所定のプロ
グラム処理を実行する時、ＣＰＵｌＯＯはＲＯＭｌ７Ｏ
を選択すべき選択データをデータラッチ３００に格能す
る。
ーグ２００によつて解読されアドレスデコード信号１０
００として各メモリブロックの．すべてを選択する。一
方これらメモリ群の中の１つを選択する手段としてデー
タラッチ３００及びそれに接続されたデコーダ４００が
あり、ＣＰＵｌＯＯは、これらのメモリをアクセスする
以前にどのメモリブロックに対して読み出し動作を行な
ｌうかを選択するためのデータをデータラッチ３００に
書き込んでおく必要がある。データラッチ３００に書き
込まれた選択データはデコーダ４００により解読され選
択信号線１１０〜１４０を介してＡＮＤゲート３８〜４
１に入力される。これら．ＡＮＤゲート３８〜４１の他
方の入力端にはＣＰＵｌＯＯから読み出し制御信号線６
０が接続されており、この読み出し制御信号の入力に応
じてＡＮＤゲート３８〜４１は開閉制御される。このＡ
ＮＰゲート３８〜４１の各出力はデータバッファ４２〜
４５の夫々を制御し、読み出し制御信号が出力されてい
る規間に選択データを解読して出力される信号線１１０
〜１４０のうち１本を通して送られる選択信号が入力さ
れたＡＮＤゲートからデータバッファを閉じてメモリと
データバスとを電気的に接続する信号が出力される。こ
れによりＲＡＭｌ５Ｏ，ｌ６Ｏ及びＲＯＭｌ７Ｏ，ｌ８
Ｏの中の選ばれたただ１つのメモリブロックが、読み出
し時にデータをデータバス８０に出力することが許され
る。更にＲＡＭｌ５Ｏ〜１６０へデータを書き込むため
の制御手段としてデータラッチ３３があり、これはメモ
リブロック選択用のデータラッチ３００と同様にＣＰＵ
ｌＯＯのデータバス８０，アドレス９０及びラッチ制御
信号７０が入力され、データラッチ３３に書き込まれた
データに応じてＲＡＭ選択用信号を信号線２９，３０に
出力する。即ちＣＰＵｌＯＯはランダムアクセスメモリ
（ＲＡＭｌ５Ｏ，ｌ６Ｏ）にデータを書き込む以前にＲ
ＡｒｌＶ４選択用のデータをデータラッチ３３に書き込
んでおく必要がある。データラッチ３３に書き込まれた
選択データは、Ｎ１ゲート２７，２８の一人力端に接続
されたＣＰＵｌＯＯからの書き込み制御信号線５０を介
して供給される書き込み制御信号と論理演算されＲＡＭ
ｌ５Ｏ，ｌ６Ｏのライト制御端子に接続される。更にＲ
．ＡＭｌ５Ｏ，ｌ６Ｏの書き込み用データバスはＣＰＵ
ｌＯＯのデータバス８０に接続されており、ＲＡＭへの
データ書き込み動作は、ＣＰＵｌＯＯから書き込み制御
信号が出力されている期間にデータラッチ３３に設定さ
れたＲＡＭ選択データにより選択されたＲＡＭブロック
がデータバス８０から書き込みデータを入力しメモリ内
に書き込む。かかる本実施例のデータ処理装置によれば
、ＣＰＵｌＯＯが例えはＲＯＭブロック１７０を選択し
てデータの読み出しを行ないそれに基づいて所定のプロ
グラム処理を実行する時、ＣＰＵｌＯＯはＲＯＭｌ７Ｏ
を選択すべき選択データをデータラッチ３００に格能す
る。
データラッチ３００に格能された選択データはデコーダ
４００で解読され、選択信号線１２０を介してＲＯＭｌ
７Ｏのデータバッファ４４を制御するＡＮＤゲート４０
に選択信号が入力される。一方、ＣＰＵｌＯＯは信号線
６０を用いて読み出し制御信号（ＣＰＵ内で同期化され
、データ読み出しサイクルで出力される）を出力し、Ａ
ＮＤゲート４０からＲＯＭｌ７Ｏのデータ読み出しバス
３６と共通データバス８０との間のデータバッファ４４
を閉じて、アドレスバス９０から入力される下位アドレ
スビットで指定されるＲＯＭｌ７Ｏ内の番地に記憶され
たデータを読み出し、そのデータに基づいてプログラム
処理を実行する。このプログラム処理期間中に例えばＲ
ＡＭｌ５Ｏあるいは１６０にデータを書き込む必要が生
じた場合にはＣＰＵｌＯＯは例えばＲＡＭｌ５Ｏを選択
する選択データをデータラッチ３３に格納し、その出力
である信号線３０を介してＡＮＤゲート２８に選択信号
を送る。更にＣＰＵｌＯＯは書き込みタイミングでデー
タ書き込み制御信号を信号線５０に出力し、ＡＮＤゲー
ト２８から信号線３２を介してＲＡＭｌ５Ｏを選択すべ
き書き込み制御信号を出力する。この時、Ｒ．ＡＭｌ５
Ｏのデータ読み出しバッファ４２は開かれており、デー
タ読み出しバス３４とデータバス８０とは電気的に切り
離されているので、ＲＡＭｌ５Ｏはバス５１を介してデ
ータバス上のデータを現在アドレスバス９０に出力され
ているＲＯＭｌ７Ｏへのアドレス番地と同じＲＡＭｌ５
Ｏ内のアドレス番地に書き込む。この書き込み動作ノが
終了したらＣＰＵｌＯＯは書き込み制御信号の出力を切
ることにより、ＲＯＭｌ７Ｏから続けてプログラムデー
タを読み出し、その処理を続行することができる。尚、
本実施例の構造においてＲＡＭｌ５Ｏ，ｌ６Ｏは読み出
しデータバス３４，３５と書き込みデータバス５１，５
２とを有しており、これらは共に共通バス８０に接続さ
れているが、データの読み出し時に書き込みバス５１，
５２を介して不所望なデータがＲＡＭ内に書き込まれる
ということはＣＰＵｌＯＯからの書きノ込み制御信号が
出力されない限り回避できる。この様に、本実施例によ
れば、例えばＲＯＭｌ７Ｏを指定してデータを読み出し
プログラム処理の実行中に、他のメモリの同一アドレス
データの書き込みを行なう場合、単にデータラッチ３３
を使用するだけで、メモリブロックの選択を切り換える
必要もなくデータの書き込みができ、プログラム処理時
間の大幅な短縮とそれに費されるプログラム量の削減等
、従来の装置では得られなかつた著しい効果を達成する
ことができる。尚、各メモリブロックはＣＰＵと共に同
一チップ上に形成されたメモリ領域を複数のブロックに
分割し夫々に同一アドレスを割に当てたものでも、又各
メモリを独立したチップで形成したものでもよく、その
ブロックの数は任意に設定できる。
４００で解読され、選択信号線１２０を介してＲＯＭｌ
７Ｏのデータバッファ４４を制御するＡＮＤゲート４０
に選択信号が入力される。一方、ＣＰＵｌＯＯは信号線
６０を用いて読み出し制御信号（ＣＰＵ内で同期化され
、データ読み出しサイクルで出力される）を出力し、Ａ
ＮＤゲート４０からＲＯＭｌ７Ｏのデータ読み出しバス
３６と共通データバス８０との間のデータバッファ４４
を閉じて、アドレスバス９０から入力される下位アドレ
スビットで指定されるＲＯＭｌ７Ｏ内の番地に記憶され
たデータを読み出し、そのデータに基づいてプログラム
処理を実行する。このプログラム処理期間中に例えばＲ
ＡＭｌ５Ｏあるいは１６０にデータを書き込む必要が生
じた場合にはＣＰＵｌＯＯは例えばＲＡＭｌ５Ｏを選択
する選択データをデータラッチ３３に格納し、その出力
である信号線３０を介してＡＮＤゲート２８に選択信号
を送る。更にＣＰＵｌＯＯは書き込みタイミングでデー
タ書き込み制御信号を信号線５０に出力し、ＡＮＤゲー
ト２８から信号線３２を介してＲＡＭｌ５Ｏを選択すべ
き書き込み制御信号を出力する。この時、Ｒ．ＡＭｌ５
Ｏのデータ読み出しバッファ４２は開かれており、デー
タ読み出しバス３４とデータバス８０とは電気的に切り
離されているので、ＲＡＭｌ５Ｏはバス５１を介してデ
ータバス上のデータを現在アドレスバス９０に出力され
ているＲＯＭｌ７Ｏへのアドレス番地と同じＲＡＭｌ５
Ｏ内のアドレス番地に書き込む。この書き込み動作ノが
終了したらＣＰＵｌＯＯは書き込み制御信号の出力を切
ることにより、ＲＯＭｌ７Ｏから続けてプログラムデー
タを読み出し、その処理を続行することができる。尚、
本実施例の構造においてＲＡＭｌ５Ｏ，ｌ６Ｏは読み出
しデータバス３４，３５と書き込みデータバス５１，５
２とを有しており、これらは共に共通バス８０に接続さ
れているが、データの読み出し時に書き込みバス５１，
５２を介して不所望なデータがＲＡＭ内に書き込まれる
ということはＣＰＵｌＯＯからの書きノ込み制御信号が
出力されない限り回避できる。この様に、本実施例によ
れば、例えばＲＯＭｌ７Ｏを指定してデータを読み出し
プログラム処理の実行中に、他のメモリの同一アドレス
データの書き込みを行なう場合、単にデータラッチ３３
を使用するだけで、メモリブロックの選択を切り換える
必要もなくデータの書き込みができ、プログラム処理時
間の大幅な短縮とそれに費されるプログラム量の削減等
、従来の装置では得られなかつた著しい効果を達成する
ことができる。尚、各メモリブロックはＣＰＵと共に同
一チップ上に形成されたメモリ領域を複数のブロックに
分割し夫々に同一アドレスを割に当てたものでも、又各
メモリを独立したチップで形成したものでもよく、その
ブロックの数は任意に設定できる。
又、メモリ容量が比較的小容量の時は上位ビットのアド
レスデコーダ２００を省略してＣＰＵｌＯＯからの読み
出し制御信号で代用してもよい。更に、メモリとバスと
を接続するデータバッファは単にゲート手段でも又レジ
スタでもよい。更に、ＲＡＭへの書き込みを行なう際使
用されるアドレスは選択されているＲＯＭ内のアドレス
を越えない範囲で使用することは可能である。
レスデコーダ２００を省略してＣＰＵｌＯＯからの読み
出し制御信号で代用してもよい。更に、メモリとバスと
を接続するデータバッファは単にゲート手段でも又レジ
スタでもよい。更に、ＲＡＭへの書き込みを行なう際使
用されるアドレスは選択されているＲＯＭ内のアドレス
を越えない範囲で使用することは可能である。
第１図は従来データ処理装置のブロック構成図で第２図
は本発明の一実施例を示すブロック構成図である。 １，１００・・・ＣＰＵｌ２，２ＯＯ・・・アドレスデ
コーダ、３，３３，３００・・・データラッチ、４，４
００・・・デコーダ、５，５０・・・ライト制御信号線
、６，６０・・・リード制御信号線、７，７０・・・ラ
ッチ制御信号線、８，８０・・・データバス、９，９０
・・・アドレスバス、１０，１０００・・・アドレスデ
コード信号、１１〜１４，１１０〜１４０・・・メモリ
ブロックセレクト信号、１９〜２２・・・メモリ選択信
号、２９，３０・・・ライトセレクト信号、４２〜４５
・・・リードデータバッファ、３８〜４１，２７，２８
・・・ＡＮＤゲート、２３〜２６，２３５，２４″・・
・ＡＮＤゲート、１５，１６，１５０，１６０・・Ｒ，
ＡＭｌｌ７，ｌ８，ｌ７Ｏ，ｌ８Ｏ・・・ＲＯＭ。
は本発明の一実施例を示すブロック構成図である。 １，１００・・・ＣＰＵｌ２，２ＯＯ・・・アドレスデ
コーダ、３，３３，３００・・・データラッチ、４，４
００・・・デコーダ、５，５０・・・ライト制御信号線
、６，６０・・・リード制御信号線、７，７０・・・ラ
ッチ制御信号線、８，８０・・・データバス、９，９０
・・・アドレスバス、１０，１０００・・・アドレスデ
コード信号、１１〜１４，１１０〜１４０・・・メモリ
ブロックセレクト信号、１９〜２２・・・メモリ選択信
号、２９，３０・・・ライトセレクト信号、４２〜４５
・・・リードデータバッファ、３８〜４１，２７，２８
・・・ＡＮＤゲート、２３〜２６，２３５，２４″・・
・ＡＮＤゲート、１５，１６，１５０，１６０・・Ｒ，
ＡＭｌｌ７，ｌ８，ｌ７Ｏ，ｌ８Ｏ・・・ＲＯＭ。
Claims (1)
- １ 同一アドレスが割り当てられている複数のメモリブ
ロックと、これら複数のメモリブロックをアクセスする
データ処理部と、該データ処理部と前記複数のメモリブ
ロックとを接続する共通バスと前記複数のメモリブロッ
クのうちの一部を選択する第１の手段と、前記複数のメ
モリブロックのうちの他方を選択する第２の手段と、前
記第１の手段によつて選択されたメモリブロツクを選択
状態に維持したままそこからデータを共通バスに読み出
すことを禁止する手段と、該読み出し禁止状態時に前記
第２の手段によつて選択されたメモリブロックに対して
前記共通バス上のデータを書き込む手段とを有すること
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255683A JPS6049943B2 (ja) | 1983-09-19 | 1983-09-19 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17255683A JPS6049943B2 (ja) | 1983-09-19 | 1983-09-19 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977559A JPS5977559A (ja) | 1984-05-04 |
| JPS6049943B2 true JPS6049943B2 (ja) | 1985-11-06 |
Family
ID=15944041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17255683A Expired JPS6049943B2 (ja) | 1983-09-19 | 1983-09-19 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049943B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249153A (ja) * | 1985-04-26 | 1986-11-06 | Yokogawa Medical Syst Ltd | デ−タ処理装置 |
-
1983
- 1983-09-19 JP JP17255683A patent/JPS6049943B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5977559A (ja) | 1984-05-04 |
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