JPH0727476B2 - マイクロコンピュータのプログラム評価装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マイクロコンピュータのプログラム評価装置
に関するものである。

（ロ）従来の技術 従来、量産生１チップマイクロコンピュータと略同一機
能を有する評価用マイクロコンピュータを用いてプログ
ラム評価を行なっていた場合について説明する。まず評
価用マイクロコンピュータに内蔵されているプログラム
カウンタによって外部のプログラムメモリの所定アドレ
スがアクセスされると、該プログラムメモリの所定アド
レスに予め記憶されているプログラムデータが評価用マ
イクロコンピュータに読み込まれ、これより評価用マイ
クロコンピュータの内部回路は前記プログラムデータに
基づいて動作することになる。

ここで評価用のマイクロコンピュータに対しては、コン
トロール回路が設けられている。即ち該コントロール回
路には、プログラム評価を行ないたいプログラムメモリ
の所定アドレスのアドレスデータが予めプリセットされ
ており、且つ該コントロール回路には、評価用マイクロ
コンピュータ内部のプログラムカインタによるアドレス
データが、プログラムメモリと共に印加される様になっ
ている。従って評価用マイクロコンピュータからアドレ
スデータがコントロール回路に印加され、該アドレスデ
ータがコントロール回路に予め定められたデータと一致
すると、該コントロール回路から一次停止信号が発生
し、これより該一時停止信号によって評価用マイクロコ
ンピュータの動作が一時停止することになる。この時、
評価用マイクロコンピュータから得られたデータが、正
規のプログラムデータに対応する正常なデータであるか
否かを解折することによって、プログラム評価を行なっ
ていた。

尚、現在は、８ビット、16ビット等の数種類の評価用マ
イクロコンピュータが存在しており、これ等の評価用マ
イクロコンピュータに対応する為、プログラムメモリ
は、例えば１アドレス16ビット構成となっている。

（ハ）発明が解決しようとする課題 しかしながら前記従来の技術において、プログラムメモ
リが１アドレス16ビット構成であるも拘らず、８ビット
の評価用マイクロコンピュータを用いてプログラムメモ
リのプログラムを評価する場合、該評価用マイクロコン
ピュータに対応して、プログラムメモリの各アドレス中
の８ビット分しか使用しなくなることから、該プログラ
ムメモリの各アドレス中の残り８ビットが未使用状態と
なり、何にも利用されていなかった。更にプログラムメ
モリのプログラム評価後、該プログラムメモリのどのア
ドレスにおけるプログラム評価を行なったかを確認する
ことができず、従って、プログラムメモリの所定アドレ
スにおけるプログラム評価漏れを生じたり、プログラム
ステップ数を無駄に使ってしまったりする等の問題点が
あった。

（二）課題を解決するための手段 本発明は、プログラムデータが記憶される第１のプログ
ラムメモリと、該第１のプログラムメモリの各アドレス
に一対一対応するアドレスを有する第２のプログラムメ
モリと、前記第１のプログラムメモリの所定アドレスに
プログラムデータを書き込み、且つ該第１のプログラム
メモリの各アドレスに対応する前記第２のプログラムメ
モリの全アドレスに初期データを書き込むコントロール
コンピュータと、前記第１のプログラムメモリ及び前記
第２のプログラムメモリの対応アドレスを同時にアクセ
スするためのプログラムカウンタを内蔵し、前記第１の
プログラムメモリの指定アドレスからのプログラムデー
タを読み込んで動作し、且つ該第１のプログラムメモリ
の指定アドレスに対応する前記第２のプログラムメモリ
のアドレスを書き込み状態とする為の書き込み信号を、
該第２のプログラムメモリに印加する評価用マイクロコ
ンピュータと、前記書き込み信号によって書き込み状態
となった前記第２のプログラムメモリのアドレスに、前
記第１のプログラムメモリの指定アドレスにおけるプロ
グラム評価を行なったことを示す処理コードを書き込む
処理コード発生手段とを備えたマイクロコンピュータの
プログラム評価装置と、 プログラムデータが記憶される第１のプログラムメモリ
と、該第１のプログラムメモリの各アドレスに一対一対
応するアドレスを有する第２のプログラムメモリと、前
記第１のプログラムメモリの所定アドレスにプログラム
データを書き込み、且つ該第１のプログラムメモリの各
アドレスに対応する前記第２のプログラムメモリの全ア
ドレスに初期データを書き込むコントロールコンピュー
タと、前記第１のプログラムメモリ及び前記第２のプロ
グラムメモリの対応アドレスを同時にアクセスするため
のプログラムメモリカウンタを内蔵し、前記第１のプロ
グラムメモリの指定アドレスからのプログラムデータを
読み込んで動作し、且つ該第１のプログラムメモリの指
定アドレスに対応する前記第２のプログラムメモリのア
ドレスを書き込み状態とする為の書き込み信号を、該第
２のプログラムメモリに印加する評価用マイクロコンピ
ュータとを備え、前記コントロールコンピュータによっ
て、前記書き込み信号にて書き込み状態となった前記第
２のプログラムメモリのアドレスに、前記第１のプログ
ラムメモリの指定アドレスにおけるプログラム評価を行
なったことを示す処理コードを書き込むマイクロコンピ
ュータのプログラム評価装置 とによって前記問題点を解決する。

（ホ）作用 本発明は、マイクロコンピュータのプログラム評価装置
であって、従来に比して以下の如く有効である。即ち、
前記（ニ）項記載の構成において、本発明の装置には、
評価用マイクロコンピュータを動作させる為のプログラ
ムデータが記憶される第１のプログラムメモリと、該第
１のプログラムメモリの各アドレスに一対一対応するア
ドレスを有する第２のプログラムメモリとが設けられて
いる。そしてコントロールコンピュータによって第１の
プログラムメモリにプログラムデータの書き込みを行な
うと、この時、該コントロールコンピュータによって、
第２のプログラムメモリの各アドレスも順次アクセスさ
れ、第１のプログラムメモリの各アドレスに対応する第
２のプログラムメモリの全アドレス初期データが書き込
まれることになる。

その後、評価用マイクロコンピュータを動作せて第１の
プログラムメモリのプログラム評価を行なう為に、評価
用マイクロコンピュータ内蔵のプログラムカウンタによ
って第１のプログラムメモリ及び第２のプログラムメモ
リの各対応アドレスが同時にアクセスされると、一方と
して、評価用マイクロコンピュータは第１のプログラム
メモリの指定アドレスからのプログラムデータを順次読
み込んで動作し、該評価用マイクロコンピュータは第１
のプログラムメモリの所定アドレスでその動作を一時停
止し、この時得られる評価用マイクロコンピュータの出
力データに基づいて、コントロールコンピュータが第１
のプログラムメモリにおけるプログラム評価を行なって
いる。更にコントロールコンピュータによるプログラム
評価によって、第１のプログラムメモリの所定アドレス
に記憶されているプログラムデータの誤りが判明した場
合、該第１のプログラムメモリの所定アドレスにおける
プログラムデータはコントロールコンピュータによって
デバッグされることになる。

また他方として、第１のプログラムメモリの指定アドレ
スからのプログラムデータが評価用マイクロコンピュー
タに読み込まれると、該評価用マイクロコンピュータか
ら、第１のプログラムメモリの指定アドレスに対応する
第２のプログラムメモリのアドレスを書き込み状態とす
る書き込み信号が出力され、該第２のプログラムメモリ
に印加される。従って、書き込み信号によて書き込み状
態となった第２のプログラムメモリのアドレスには、処
理コード発生手段によって、第１のプログラムメモリの
指定アドレスにおけるプログラム評価を行なったことを
示す処理コードが初期データに代わって書き込まれるこ
とになる。

以上より第１のプログラムメモリのどのアドレスをプロ
グラム評価したかを確認でき、プログラム評価を確実に
行なえることになる。

尚、第２のプログラムメモリに対して処理コードの書き
込みを行なう場合、新たに処理コード発生手段を設ける
ことの他に、コントロールコンピュータによる書き込み
も可能である。

（ヘ）実施例 本発明の詳細を図示の実施例により具体的に説明する。

図面は本発明のマイクロコンピュータのプログラム評価
装置を示すブロック図である。

図面について符号及び構成を説明すると、（１）はエバ
リュエーションチップ（評価用マイクロコンピュータ）
であり、該エバリュエーションチップ（１）は、量産用
１チップマイクロコンピュータと略同一機能を有してお
り、更に該エバリュエーションチップ（１）は、自己の
動作を一時停止させる為のブレーク機能を有している、
（２）は１アドレスにおける１ワードが８ビット構成の
第１のプログラムメモリであり、該第１のプログラムメ
モリ（２）には、プログラムデータの入出力を制御する
為の▲▼（チップイネーブル）端子、▲▼（ア
ウトプットイネーブル）端子、及び▲▼（ライトイ
ネーブル）端子が設けられており、即ち▲▼＝▲
▼＝「０」の時、該第１のプログラムメモリ（２）は
データ出力状態となり、また▲▼＝▲▼＝
「０」の時、該第１のプログラムメモリ（２）はデータ
入力状態となる。更に本実施例において、８ビット構成
のエバリュエーションチップ（１）を使用した場合、該
第１のプログラムメモリ（２）には、このエバリュエー
ションチップ（１）を動作制御する為の８ビット単位の
プログラムデータが各アドレスに記憶される様になって
いる。また16ビット構成のエバリュエーションチップ
（１）を使用した場合、該エバリュエーションチップ
（１）を動作制御する為のプログラムデータが16ビット
となることから、該第１のプログラムメモリ（２）に
は、16ビット中の上位（又は下位）８ビットのプログラ
ムデータが各アドレスに記憶される様になっている。こ
の時16ビット中の残り８ビットのプログラムデータは後
述する第２のプログラムメモリ（３）の各アドレス、即
ち前記第１のプログラムメモリ（２）の各アドレスに対
応するアドレスに記憶される様になっている。

（３）は前述した、１アドレスにおける１ワードが８ビ
ット構成の第２のプログラムメモリであり、該第２のプ
ログラムメモリ（３）は、前記第１のプログラムメモリ
（２）の各アドレスに一対一対応するアドレスを有して
いる。そして該第２のプログラムメモリ（３）は、前記
第１のプログラムメモリ（２）と同様に▲▼，▲
▼，▲▼端子を有し、その他にWR（書き込み制
御）端子を有している。即ち16ビット構成のエバリュエ
ーションチップ（１）を使用した場合、該第２のプログ
ラムメモリ（３）には、前記した様に16ビット中の残り
８ビットのプログラムデータが各アドレスに記憶される
様になっている。また８ビット構成のエバリュエーショ
ンチップ（１）を使用し、前記第１のプログラムメモリ
（２）の指定アドレスからのプログラムデータを読み込
んでプログラム評価を行なう場合、前記第１のプログラ
ムメモリ（２）の指定アドレスからのプログラムデータ
を読み込み命令によって、前記エバリュエーションチッ
プ（１）から「１」の書き込み信号が発生し、該書き込
み信号が前記第２のプログラムメモリ（３）のWR端子に
印加されることによって前記第１のプログラムメモリ
（２）の指定アドレスに対応する前記第２のプログラム
メモリ（３）のアドレスが書き込み状態になる。尚、プ
ログラム評価時において、前記第１のプログラムメモリ
（２）及び前記第２のプログラムメモリ（３）の対応ア
ドレスは前記エバリュエーションチップ（１）内蔵のプ
ログラムカウンタ（１−ａ）によって同時にアクセスさ
れるものとする。

（４）はコントロールコンピュータであり、該コントロ
ールコンピュータ（４）は後述の様に各種の制御を行な
う。（５）はアドレス切換器、（６）（７）は夫々、前
記第１のプログラムメモリ（２）及び前記第２のプログ
ラムメモリ（３）に対応するデータ切換器であり、前記
アドレス切換器（５）及び前記データ切換器（６）
（７）の内部切換えは前記コントロールコンピュータ
（４）によって制御される様になっている。（８）は電
源V_DDと接続されたブルアップ抵抗（処理コード発生手
段）である。

尚、アドレスバスa,b,fは16ビット構成、データバスc,
d,e,g,hは夫々８ビット構成であるものとし、従って前
記データバスｅに接続された前記ブルアップ抵抗（８）
は、前記データバスｅ内の８本のデータ線に対応して８
個設けらているものとする。

以下、図面の動作について説明する。

まず16ビット構成のエバリュエーションチップ（１）を
使用するものとし、プログラム開発者によって、第１の
プログラムメモリ（２）及び第２のプログラムメモリ
（３）の各対応アドレスに合わせて16ビットのプログラ
ムデータを書き込む場合、コントロールコンピュータ
（４）を操作することよってアドレス切換器（５）及び
データ切換器（６）（７）を制御しておく。即ちアドレ
ス切換器（５）によって、コントロールコンピュータ
（４）から発生する16ビットのアドレスデータが選択さ
れ、且つデータ切換器（６）（７）によってコントロー
ルコンピュータ（４）から発生する８ビットのプログラ
ムデータが選択される様にしておく。またコントロール
コンピュータ（４）の容量を考慮し、第１のプログラム
メモリ（２）、第２のプログラムメモリ（３）の順にプ
ログラムデータの書き込みをするものとする。即ち第１
のプログラムメモリ（２）へのプログラムデータの書き
込み期間、該第１のプログラムメモリ（２）の▲▼
端子及び▲▼端子は「０」となり、第１のプログラ
ムメモリ（２）へのプログラムデータの書き込み終了後
における第２のプログラムメモリ（３）へのプログラム
データの書き込み期間、該第２のプログラムメモリ
（３）の▲▼端子及び▲▼端子は「０」となる
用に制御される。

そしてコントロールコンピュータ（４）から発生するア
ドレスデータがアドレスバスａ、アドレス切換器
（５）、及びアドレスバスｂを介して第１のプログラム
メモリ（２）に印加され、該第１のプログラムメモリ
（２）のアドレスが順次アクセスされると、コントロー
ルコンピュータ（４）から発生する上位８ビットプログ
ラムデータが、データバスｃ、データ切換器（６）、及
びデータバスｄを介して第１のプログラムメモリ（２）
の指定アドレスに順次書き込まれることになる。その
後、コントロールコンピュータ（４）によって第２のプ
ログラムメモリ（３）のアドレスが順次アクセスされ、
第１のプログラムメモリ（２）の指定アドレスに対応す
る第２のプログラムメモリ（３）の夫々のアドレスに、
コントロールコンピュータ（４）から発生する下位８ビ
ットのプログラムデータが、データバスｃ、データ切換
器（７）、及びデータバスｅを介して順次書き込まれる
ことになる。これより第１のプログラムメモリ（２）及
び第２のプログラムメモリ（３）の各対向アドレスに、
夫々上位、下位８ビットのプログラムデータが書き込ま
れたことになり、第１のプログラムメモリ（２）及び第
２のプログラムメモリ（３）の対応アドレスを同時にア
クセスすれば、１ワード16ビットのプログラムデータが
得られることになる。尚、この時、プルアップ抵抗
（８）には電源電圧V_DDは印加されていないものとす
る。

尚、コントロールコンピュータ（４）の操作によって、
第１のプログラムメモリ（２）及び第２のプログラムメ
モリ（３）の各対応アドレスに書き込まれている各デー
タを読み出してコントロールコンピュータ（４）に印加
し、第１のプログラムメモリ（２）及び第２のプログラ
ムメモリ（３）の記憶内容（プログラム）をチェックす
ることも可能である。

次に第１のプログラムメモリ（２）及び第２のプログラ
ムメモリ（３）に記憶されたプログラムデータに基づい
て、エバリュエーションチップ（１）を動作させる場
合、コントロールコンピュータ（４）を操作することに
よって、アドレス切換器（５）でエバリュエーションチ
ップ（１）内部のプログラムカウンタ（１−ａ）から発
生するアドレスデータが選択され、且つデータ切換器
（６）（７）でエバリュエーションチップ（１）におけ
る入出力データが選択される様にしておく。また第１の
プログラムメモリ（２）及び第２のプログラムメモリ
（３）共、▲▼端子及び▲▼端子を「０」と
し、データ出力状態とする。

そしてエバリュエーションチップ（１）内部のプログラ
ムカウンタ（１−ａ）によってアドレスデータが順次イ
ンクリメントされ、このアドレスデータがアドレスバス
ｆ、アドレス切換器（５）、及びアドレスバスｂを介し
て第１のプログラムメモリ（２）及び第２のプログラム
メモリ（３）に印加され、即ち第１及び第２のプログラ
ムメモリ（２）（３）の対応アドレスが同時にアクセス
されると、第１のプログラムメモリ（２）の指定アドレ
スに記憶されているプログラムデータがデータバスｄ、
データ切換器（６）、及びデータバスｇを介してエバリ
ュエーションチップ（１）内部に取り込まれ、且つ第２
のプログラムメモリ（３）の指定アドレスに記憶されて
いるプログラムデータがデータバスｅ、データ切換器
（７）、及び破線のデータバスｈ（該データバスｈは８
ビット構成のエバリュエーションチップ（１）に対して
は不要となる）を介してエバリュエーションチップ
（１）内部に取り込まれる。従って、上位、下位８ビッ
トのプログラムデータをシリアルに接続した16ビットの
プログラムデータが該エバリュエーションチップ（１）
に取り込まれたことになり、エバリュエーションチップ
（１）はこの16ビットのプログラムデータに基づいて動
作することになる。ここで第１及び第２のプログラムメ
モリ（２）（３）の所定アドレスにおいてエバリュエー
ションチップ（１）の動作を一時停止させ、プログラム
データに基づいて得られたエバリュエーションチップ
（１）からの処理データを、コントロールコンピュータ
（４）によってチェックすることにより、プログラム評
価が行なわれる。ここで該コントロールコンピュータ
（４）によるプログラム評価によって、第１及び第２の
プログラムメモリ（２）（３）に記憶されているプログ
ラムデータの誤りが判明した場合、第１及び第２のプロ
グラムメモリ（２）（３）の所定アドレスにおけるプロ
グラムデータは該コントロールコンピュータ（４）によ
ってデバッグされることになる。以上が16ビット構成の
エバリュエーションチップ（１）を使用し場合の動作で
ある。

次に本発明の本題である。８ビット構成のエバリュエー
ションチップ（１）を使用した場合の動作について説明
する。この場合、該エバリュエーションチップ（１）を
動作制御する為の８ビットのプログラムデータは、第１
のプログラムメモリ（２）の各アドレスに書き込むだけ
で済むことから、第２のプログラムメモリ（３）の記憶
容量が全く無駄になってしまうことになる。そこで後述
する様に、第１のプログラムメモリ（２）のプログラム
評価のチェックを確実とすることを目的として、第１の
プログラムメモリ（２）の各アドレスに対応する第２の
プログラムメモリ（３）の全アドレスに初期データとし
て８ビットデータ「00000000」を書き込んでおく様にす
る。

初めにプログラム開発者によって、第１のプログラムメ
モリ（２）の各アドレスに８ビットのプログラムデータ
を書き込み、且つ第１のプログラムメモリ（２）の各ア
ドレスに対応する第２のプログラムメモリ（３）の全ア
ドレスに初期データを書き込む場合、コントロールコン
ピュータ（４）を操作し、アドレス切換器（５）によっ
て、コントロールコンピュータ（４）からのアドレスデ
ータが選択され、且つデータ切換器（６）（７）によっ
て、コントロールコンピュータ（４）からの８ビットの
プログラムデータが選択される様にしておく。また16ビ
ット構成のエバリュエーションチップの使用時と同様
に、第１のプログラムメモリ（２）、第２のプログラム
メモリ（３）の順にデータの書き込みを行なう様に制御
する。

そしてコントロールコンピュータ（４）から発生するア
ドレスデータがアドレスバスａ、アドレス切換器
（５）、及びアドレスバスｂを介して第１のプログラム
メモリ（２）に印加され、該第１のプログラムメモリ
（２）のアドレスが順次アクセスされると、コントロー
ルコンピュータ（４）から発生する８ビットのプログラ
ムデータが、データバスｃ、データ切換器（６）、及び
データバスｄを介して第１のプログラムメモリ（２）の
指定アドレスに順次書き込まれることになる。その後、
コントロールコンピュータ（４）によって第２のプログ
ラムメモリ（３）のアドレスが順次アクセスされ、第１
のプログラムメモリ（２）の指定アドレスに対応する第
２のプログラムメモリ（３）の全アドレスに、コントロ
ールコンピュータ（４）から発生する８ビットの初期デ
ータが、データバスｃ、データ切換器（７）、及びデー
タバスｅを介して順次書き込まれることになる。これよ
り第１のプログラムメモリ（２）及び第２のプログラム
メモリ（３）の各対応アドレスに８ビットデータの書き
込みが為されることになる。

次に第１のプログラムメモリ（２）に記憶されたプログ
ラムデータに基づいて、エバリュエーションチップ
（１）を動作させ、プログラム評価を行なう場合、コン
トロールコンピュータ（４）を操作することによって、
アドレス切換器（５）でエバリュエーションチップ
（１）内部のプログラムカウンタ（１−ａ）から発生す
るアドレスデータが選択され、且つデータ切換器（６）
でエバリュエーションチップ（１）における入出力デー
タが選択され、且つデータ切換器（７）によるデータの
入出力を禁止する様に制御しておく。またプルアップ抵
抗（８）に電源電圧V_DDを印加する。更に16ビット構成
のエバリュエーションチップの使用時と同様に、第１の
プログラムメモリ（２）及び第２のプログラムメモリ
（３）共、データ出力状態としておく。

そしてエバリュエーションチップ（１）内部のプログラ
ムカウンタ（１−ａ）によってアドレスデータが順次イ
ンクリメントされ、このアドレスデータがアドレスバス
ｆ、アドレス切換器（５）、及びアドレスバスｂを介し
て第１のプログラムメモリ（２）及び第２のプログラム
メモリ（３）に印加され、即ち第１及び第２のプログラ
ムメモリ（２）（３）の対応アドレスが同時にアクセス
されると、一方として、第１のプログラムメモリ（２）
の指定アドレスに記憶されているプログラムデータがデ
ータバスｄ、データ切換器（６）、及びデータバスｇを
介してエバリュエーションチップ（１）内部に取り込ま
れ、該エバリュエーションチップ（１）はこの８ビット
のプログラムデータに基づいて動作することになる。ま
た他方として、第１のプログラムメモリ（２）の指定ア
ドレスからのプログラムデータをエバリュエーションチ
ップ（１）に読み込む命令によって、該エバリュエーシ
ョンチップ（１）から「１」の書き込み信号（命令フェ
ッチ信号）が発生し、この書き込み信号によって、現在
アクセスされている第２のプログラムメモリ（３）の指
定アドレスが書き込み状態となり、これにより第２のプ
ログラムメモリ（３）の指定アドレスが、電源V_DDによ
って「00000000」から、第１のプログラムメモリ（２）
のプログラム評価を行なったことを示す「11111111」に
書き換えられる。従って第１のプログラムメモリ（２）
の指定アドレスにおけるプログラムデータに基づいてエ
バリュエーションチップ（１）が動作すると、第２のプ
ログラムメモリ（３）の対応アドレスにおけるデータが
初期データから処理コードに書き換えられることにな
り、第１のプログラムメモリ（２）のどのアドレスをプ
ログラム評価したかを確認できることになる。尚、プロ
グラム評価方法は、16ビット構成のエバリュエーション
チップの使用時と同様である。

以上より、第１のプログラムメモリ（２）のプログラム
評価後、該第１のプログラムメモリ（２）のどのアドレ
スにおけるプログラム評価を行なったかどうかを、第２
のプログラムメモリ（３）の各アドレスにおける記憶状
態で確認でき、従って、第１のプログラムメモリ（２）
の所定アドレスにおけるプログラム評価漏れをなくすこ
とができ、無駄を省き、かつ必要十分なプログラムステ
ップ数だけでプログラムを作成できることになる。

尚、第２のプログラムメモリ（３）への処理コードの書
き込みは、コントロールコンピュータ（４）によって行
なってもよく、更に第２のプログラムメモリ（３）に書
き込まれる処理コードは、第１のプログラムメモリ
（２）のプログラム内容に応じた特有の処理コードであ
ってもよい。

（ト）発明の効果 本発明によれば、第１図のプログラムメモリのプログラ
ム評価後、該第１のプログラムメモリのどのアドレスに
おけるプログラム評価を行なったかどうかを、第２のプ
ログラムメモリの各アドレスにおける記憶状態で確認で
き、従って第１のプログラムメモリの所定アドレスにお
けるプログラム評価漏れをなくし、更に無駄を省くと共
に必要十分なプログラムシテップ数だけでプログラムを
作成できる等の利点が得られる。

【図面の簡単な説明】

図面は本発明のマイクロコンピュータのプログラム評価
装置を示すブロック図である。 （１）……エバリュエーションチップ、（１−ａ）……
プログラムカウンタ、（２）……第１のプログラムメモ
リ、（３）……第２のプログラムメモリ、（４）……コ
ントロールコンピュータ、（８）……プルアップ抵抗。

Claims (1)

【特許請求の範囲】
1. 【請求項１】プログラムデータが記憶される第１のプロ
   グラムメモリと、 該第１のプログラムメモリの各アドレスに一対一対応す
   るアドレスを有する第２のプログラムメモリと、 プログラムデータのビット数が前記第１のプログラムメ
   モリの各アドレスの記憶ビット数以下の時、前記第１の
   プログラムメモリの所定アドレスにプログラムデータを
   書き込むと共に前記第１のプログラムメモリの各アドレ
   スに対応する前記第２のプログラムメモリの全アドレス
   を初期化し、プログラムデータのビット数が前記第１の
   プログラムメモリの各アドレスの記憶ビット数より多い
   時、前記第１のプログラムメモリの所定アドレスにプロ
   グラムデータの一部を書き込むと共に前記第１のプログ
   ラムメモリの所定アドレスに対応する前記第２のプログ
   ラムメモリのアドレスにプログラムデータの残部を書き
   込むコントロールコンピュータと、 前記第１のプログラムメモリ及び前記第２のプログラム
   メモリの対応アドレスを同時にアクセスするためのプロ
   グラムカウンタを内蔵し、プログラムデータのビット数
   が前記第１のプログラムメモリの各アドレスの記憶ビッ
   ト数以下の時、前記第１のプログラムメモリの指定アド
   レスからのプログラムデータを読み込んで動作すると共
   に前記第１のプログラムメモリの指定アドレスに対応す
   る前記第２のプログラムメモリのアドレスを書き込み状
   態とする為の書き込み信号を前記第２のプログラムメモ
   リに印加し、前記プログラムデータのビット数が前記第
   １のプログラムメモリの各アドレスの記憶ビット数より
   多い時、前記第１及び第２のプログラムメモリの対応ア
   ドレスからのプログラムデータを読み込んで動作する評
   価用マイクロコンピュータと、 プログラムデータのビット数が前記第１のプログラムメ
   モリの各アドレスの記憶ビット数以下の時、前記書き込
   み信号によって書き込み状態となった前記第２のプログ
   ラムメモリのアドレスに前記第１のプログラムメモリの
   指定アドレスのプログラム評価を行ったことを示す処理
   コードを書き込む処理コード発生手段と、を備え、 プログラムデータのビット数が前記第１のプログラムメ
   モリの各アドレスの記憶ビット数以下の時、前記第２の
   プログラムメモリを前記第１のプログラムメモリを評価
   する機能とし、プログラムデータのビット数が前記第１
   のプログラムメモリの各アドレスの記憶ビット数より多
   い時、前記第２のプログラムメモリを評価用マイクロコ
   ンピュータを制御する機能として、切り換えて使用する
   ことを特徴とするマイクロコンピュータのプログラム評
   価装置。