JPH0460259B2 - - Google Patents
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- Publication number
- JPH0460259B2 JPH0460259B2 JP59167849A JP16784984A JPH0460259B2 JP H0460259 B2 JPH0460259 B2 JP H0460259B2 JP 59167849 A JP59167849 A JP 59167849A JP 16784984 A JP16784984 A JP 16784984A JP H0460259 B2 JPH0460259 B2 JP H0460259B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- input
- output port
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Microcomputers (AREA)
Description
【発明の詳細な説明】
［技術分野］
この発明は、データ処理技術さらにはマイクロ
コンピユータにおける入出力ポートのデコード方
式に適用して特に有効な技術に関し、例えばシン
グルチツプ・マイクロコンピユータの入出力ポー
トの構成に利用して有効な技術に関する。
コンピユータにおける入出力ポートのデコード方
式に適用して特に有効な技術に関し、例えばシン
グルチツプ・マイクロコンピユータの入出力ポー
トの構成に利用して有効な技術に関する。
［背景技術］
シングルチツプ・マイクロコンピユータ（以
下、シングルチツプ・マイコンと称する）は、例
えば第１図に示されるように、システムを動作さ
せるプログラムが格納された読出し専用メモリ
ROMと、このメモリROMのアドレスを順番に
アクセスするプログラムカウンタPC、メモリ
ROMから読み出された命令をデコードしてALU
（演算論理ユニツト）や各種レジスタ等からなる
実行ユニツトEXEC等を制御する信号を形成する
命令デコーダIDと、プログラムの実行に必要な
データやプログラムの実行によつて得られたデー
タが記憶される随時読出し書込み可能なメモリ
RAM等により構成されており、上記実行ユニツ
トEXECとメモリRAMとは内部バスBs1とBs2と
によつて互いに接続されている。そして、上記内
部バスBs1とBs2に入出力ポートP1，P2，P3……
が接続されている。
下、シングルチツプ・マイコンと称する）は、例
えば第１図に示されるように、システムを動作さ
せるプログラムが格納された読出し専用メモリ
ROMと、このメモリROMのアドレスを順番に
アクセスするプログラムカウンタPC、メモリ
ROMから読み出された命令をデコードしてALU
（演算論理ユニツト）や各種レジスタ等からなる
実行ユニツトEXEC等を制御する信号を形成する
命令デコーダIDと、プログラムの実行に必要な
データやプログラムの実行によつて得られたデー
タが記憶される随時読出し書込み可能なメモリ
RAM等により構成されており、上記実行ユニツ
トEXECとメモリRAMとは内部バスBs1とBs2と
によつて互いに接続されている。そして、上記内
部バスBs1とBs2に入出力ポートP1，P2，P3……
が接続されている。
尚、シングルチツプ・マイコンの構成について
は、例えば日立製作所(株)が昭和58年９月に発行し
た「日立４ビツト１チツプマイクロコンピユー
タ・HMCS40シリーズ・ユーザーズマニユアル」
第３頁等に記載されている。
は、例えば日立製作所(株)が昭和58年９月に発行し
た「日立４ビツト１チツプマイクロコンピユー
タ・HMCS40シリーズ・ユーザーズマニユアル」
第３頁等に記載されている。
ところで、上記のような構成の従来のシングル
チツプ・マイコンにおいては、各入出力ポート
P1，P2，P3……に対し固有のアドレスが割り振
られており、各入出力ポートP1，P2，P3……は、
プログラム・メモリROMから出力された対応す
るアドレスをデコードすることにより動作される
ようになつている。つまり、従来のシングルチツ
プ・マイコンの入出力ポートのアドレスは、内部
の回路で決定されていて、ユーザーが自由にアド
レスを設定するようなことはできなかつた。
チツプ・マイコンにおいては、各入出力ポート
P1，P2，P3……に対し固有のアドレスが割り振
られており、各入出力ポートP1，P2，P3……は、
プログラム・メモリROMから出力された対応す
るアドレスをデコードすることにより動作される
ようになつている。つまり、従来のシングルチツ
プ・マイコンの入出力ポートのアドレスは、内部
の回路で決定されていて、ユーザーが自由にアド
レスを設定するようなことはできなかつた。
そのため、従来のシングルチツプ・マイコン
は、入出力ポートのアドレスが固定されている分
だけ、ユーザーに与えられるプログラムおよび
LSI（大規模集積回路）使用技術の自由度が小さ
いという不都合があつた。
は、入出力ポートのアドレスが固定されている分
だけ、ユーザーに与えられるプログラムおよび
LSI（大規模集積回路）使用技術の自由度が小さ
いという不都合があつた。
［発明の目的］
この発明の目的は、シングルチツプ・マイコン
におけるユーザーのプログラムおよびLSI使用技
術の自由度を増大させ、汎用性を高めることがで
きるようなデータ処理技術を提供することにあ
る。
におけるユーザーのプログラムおよびLSI使用技
術の自由度を増大させ、汎用性を高めることがで
きるようなデータ処理技術を提供することにあ
る。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
［発明の概要］
本願において開示される発明のうち代表的なも
のの概要を説明すれば、下記のとおりである。す
なわち、動作プログラムが格納された読出し専用
メモリと、この読出し専用メモリから読出された
命令を解読する命令デコーダと、複数個の入出力
ポートと、この入出力ポートに割当てられるアド
レスを設定可能なアドレス設定手段と、入出力ポ
ートを選択するために形成されたアドレス情報と
上記アドレス設定手段に設定されたアドレスとを
比較するアドレス比較回路と、このアドレス比較
回路の比較結果に基づいて上記入出力ポートを選
択動作させるための論理回路とを備え、さらに、
上記読出し専用メモリから出力された命令のオペ
ランド部に含まれる情報を上記入出力ポートのア
ドレス情報として上記命令デコーダから上記アド
レス設定手段に転送するための経路を設けてシン
グルチツプ・マイクロコンピユータを構成するこ
とにより、各入出力ポートに割り振られるアドレ
スを命令によつて変えられるようにするととも
に、上記アドレス設定手段へのアドレス情報設定
のための命令実行時間の短縮を図つたものであ
る。
のの概要を説明すれば、下記のとおりである。す
なわち、動作プログラムが格納された読出し専用
メモリと、この読出し専用メモリから読出された
命令を解読する命令デコーダと、複数個の入出力
ポートと、この入出力ポートに割当てられるアド
レスを設定可能なアドレス設定手段と、入出力ポ
ートを選択するために形成されたアドレス情報と
上記アドレス設定手段に設定されたアドレスとを
比較するアドレス比較回路と、このアドレス比較
回路の比較結果に基づいて上記入出力ポートを選
択動作させるための論理回路とを備え、さらに、
上記読出し専用メモリから出力された命令のオペ
ランド部に含まれる情報を上記入出力ポートのア
ドレス情報として上記命令デコーダから上記アド
レス設定手段に転送するための経路を設けてシン
グルチツプ・マイクロコンピユータを構成するこ
とにより、各入出力ポートに割り振られるアドレ
スを命令によつて変えられるようにするととも
に、上記アドレス設定手段へのアドレス情報設定
のための命令実行時間の短縮を図つたものであ
る。
以下この発明を実施例とともに詳細に説明す
る。
る。
［実施例］
第２図には、第１図に示される４ビツト・シン
グルチツプ・マイコンに本発明を適用した場合の
主要部の構成例が示される。
グルチツプ・マイコンに本発明を適用した場合の
主要部の構成例が示される。
この実施例では、各入出力ポートに対応してそ
のポートのアドレスを設定するためのアドレス・
レジスタ１と、このアドレス・レジスタ１に設定
されたアドレスとこのポートを選択するために供
給されるアドレスとを比較するアドレス比較回路
２とが設けられている。ここで、上記アドレス・
レジスタ１が、本発明におけるアドレス設定手段
の一例とされる。
のポートのアドレスを設定するためのアドレス・
レジスタ１と、このアドレス・レジスタ１に設定
されたアドレスとこのポートを選択するために供
給されるアドレスとを比較するアドレス比較回路
２とが設けられている。ここで、上記アドレス・
レジスタ１が、本発明におけるアドレス設定手段
の一例とされる。
このアドレス比較回路２は、例えば上記アドレ
ス・レジスタ１の各ビツトの出力に対応して設け
られたイクスクルーシブNOR回路G1〜Gnと、こ
れらのイクスクルーシブNOR回路G1〜Gnの出力
を入力信号とするNAND回路G10とによつて構成
されている。
ス・レジスタ１の各ビツトの出力に対応して設け
られたイクスクルーシブNOR回路G1〜Gnと、こ
れらのイクスクルーシブNOR回路G1〜Gnの出力
を入力信号とするNAND回路G10とによつて構成
されている。
アドレス・レジスタ１の各ビツトの出力が一方
の入力端子に印加された上記イクスクルーシブ
NOR回路G1〜Gnの他方の入力端子には、プログ
ラム・メモリROMから読み出された命令のオペ
ランドの部分に記載されているアドレスを構成す
る各ビツトが入力されるようにされている。
の入力端子に印加された上記イクスクルーシブ
NOR回路G1〜Gnの他方の入力端子には、プログ
ラム・メモリROMから読み出された命令のオペ
ランドの部分に記載されているアドレスを構成す
る各ビツトが入力されるようにされている。
従つて、イクスクルーシブNOR回路G1〜Gn
は、アドレス・レジスタ１の出力とプログラム・
メモリROMから供給されたアドレスとを各ビツ
トごとに比較し、一致するとそのイクスクルーシ
ブNOR回路（G1〜Gn）の出力がハイレベルにな
る。供給されたアドレスとアドレス・レジスタ１
内の設定アドレスの全ビツトが完全に一致すると
すべてのイクスクルーシブNOR回路G1〜Gnの出
力がハイレベルになる。これによつて、NAND
回路G10の出力がハイレベルからロウレベルに変
化し、それが３入力NOR回路G20に供給される。
は、アドレス・レジスタ１の出力とプログラム・
メモリROMから供給されたアドレスとを各ビツ
トごとに比較し、一致するとそのイクスクルーシ
ブNOR回路（G1〜Gn）の出力がハイレベルにな
る。供給されたアドレスとアドレス・レジスタ１
内の設定アドレスの全ビツトが完全に一致すると
すべてのイクスクルーシブNOR回路G1〜Gnの出
力がハイレベルになる。これによつて、NAND
回路G10の出力がハイレベルからロウレベルに変
化し、それが３入力NOR回路G20に供給される。
３入力NOR回路G20の他の２つの入力端子に
は、命令デコーダIDから出力される命令を示す
制御信号CPと、図示しないクロツクジエネレー
タから出力されるシステム・クロツクCLKが入
力されている。そして、これらの３つの入力信号
がすべてロウレベルに変化すると、NOR回路G20
の出力がロウレベルからハイレベルに変化し、こ
れが選択駆動信号φsとして内部バスBs2と入出力
ピン３との間に接続されたラツチ回路４に供給さ
れる。
は、命令デコーダIDから出力される命令を示す
制御信号CPと、図示しないクロツクジエネレー
タから出力されるシステム・クロツクCLKが入
力されている。そして、これらの３つの入力信号
がすべてロウレベルに変化すると、NOR回路G20
の出力がロウレベルからハイレベルに変化し、こ
れが選択駆動信号φsとして内部バスBs2と入出力
ピン３との間に接続されたラツチ回路４に供給さ
れる。
その結果、そのとき実行ユニツトEXECあるい
はデータ・メモリRAM等から内部バスBs2上に
出力されている４ビツトのデータのうち１ビツト
がラツチ回路４にラツチされ、入出力ピン３に出
力される。各入出力ポートには、内部のデータの
ビツト数（例えば４ビツト・マイコンでは４ビツ
ト）に応じた数だけラツチ回路４が並列に設けら
れており、上記選択駆動信号φsによつてそれら
がすべて動作され、内部バスBs2上にのせられて
いるデータの各ビツトを、クロツクCLKに同期
して同時に取り込む。
はデータ・メモリRAM等から内部バスBs2上に
出力されている４ビツトのデータのうち１ビツト
がラツチ回路４にラツチされ、入出力ピン３に出
力される。各入出力ポートには、内部のデータの
ビツト数（例えば４ビツト・マイコンでは４ビツ
ト）に応じた数だけラツチ回路４が並列に設けら
れており、上記選択駆動信号φsによつてそれら
がすべて動作され、内部バスBs2上にのせられて
いるデータの各ビツトを、クロツクCLKに同期
して同時に取り込む。
なお、上記ラツチ回路４が動作されるとき、同
一の入出力ピン３に接続されている入力バツフア
５は、例えばラツチ回路４の選択駆動信号φsの
反転信号ｓのような制御信号によつて非動作状
態にされる。
一の入出力ピン３に接続されている入力バツフア
５は、例えばラツチ回路４の選択駆動信号φsの
反転信号ｓのような制御信号によつて非動作状
態にされる。
一方、プログラム・メモリROMから供給され
たアドレスと、アドレス・レジスタ１に設定され
たアドレスとが一致したとき、命令デコーダID
から供給される命令を示す制御信号CPが例えば
ハイレベルにされて“入力”を指令していると、
NOR回路G20の出力がロウレベルにされて、ラツ
チ回路４は入出力ピン３をハイ・インピーダンス
状態にするように動作される。また、このとき入
力バツフア５は、選択駆動信号φsの反転信号
ｓのような制御信号によつて、そのとき入出力ピ
ン３に供給されている入力信号を取り込み、内部
バスBs1上に出力する。
たアドレスと、アドレス・レジスタ１に設定され
たアドレスとが一致したとき、命令デコーダID
から供給される命令を示す制御信号CPが例えば
ハイレベルにされて“入力”を指令していると、
NOR回路G20の出力がロウレベルにされて、ラツ
チ回路４は入出力ピン３をハイ・インピーダンス
状態にするように動作される。また、このとき入
力バツフア５は、選択駆動信号φsの反転信号
ｓのような制御信号によつて、そのとき入出力ピ
ン３に供給されている入力信号を取り込み、内部
バスBs1上に出力する。
ここで、上記NOR回路G20が、本発明における
論理回路の一例とされる。
論理回路の一例とされる。
以上説明したようにこの実施例によれば、各入
出力ポートに対応して、その入出力ポートを選択
的にアクテイブにするためのアドレスを設定する
アドレス・レジスタ１が設けられ、このポートに
供給されたアドレスとアドレス・レジスタ１に設
定されたアドレスとを比較して、両者が一致した
ときにラツチ回路４もしくは入力バツフア５を動
作させて、内部バスBs2上の信号を入出力ピン３
に出力したり、入出力ピン３のデータを内部に取
り込むようにされている。そのため、アドレス・
レジスタ１に任意のアドレスを設定してやること
により、各入出力ポートに割り振られるアドレス
をプログラムで自由に変更できるようになる。
出力ポートに対応して、その入出力ポートを選択
的にアクテイブにするためのアドレスを設定する
アドレス・レジスタ１が設けられ、このポートに
供給されたアドレスとアドレス・レジスタ１に設
定されたアドレスとを比較して、両者が一致した
ときにラツチ回路４もしくは入力バツフア５を動
作させて、内部バスBs2上の信号を入出力ピン３
に出力したり、入出力ピン３のデータを内部に取
り込むようにされている。そのため、アドレス・
レジスタ１に任意のアドレスを設定してやること
により、各入出力ポートに割り振られるアドレス
をプログラムで自由に変更できるようになる。
その結果、例えばデータ・メモリRAM内のあ
る一つのエリアといずれか一つの入出力ポートと
に同一のアドレスを割り振つてやることにより、
システムの動作中ある入出力ポートに入つて来た
データを必ずメモリRAM内の一定のエリアに入
れてやつたり、逆にメモリRAM内の一定のエリ
アがアクセスされたとき、そこに入つているデー
タを特定の入出力ピンから出力させるような動作
を行なわせることができる。しかも、プログラム
によつて、上記メモリRAM内の一定のエリアと
入出力ポートとの対応関係をプログラムの実行の
途中で任意に変えてやるようなことが簡単に行な
える。
る一つのエリアといずれか一つの入出力ポートと
に同一のアドレスを割り振つてやることにより、
システムの動作中ある入出力ポートに入つて来た
データを必ずメモリRAM内の一定のエリアに入
れてやつたり、逆にメモリRAM内の一定のエリ
アがアクセスされたとき、そこに入つているデー
タを特定の入出力ピンから出力させるような動作
を行なわせることができる。しかも、プログラム
によつて、上記メモリRAM内の一定のエリアと
入出力ポートとの対応関係をプログラムの実行の
途中で任意に変えてやるようなことが簡単に行な
える。
さらに、例えば異なる入出力ポートから次々と
データを取り込むようなプログラムを記載する場
合、従来システムでは各入出力ポートごとにアド
レスのみ異なる類似のルーチンからなるプログラ
ムを作つてやる必要があつた。これに対し、上記
実施例によれば、そのような場合、一つの入出力
ポートからデータを取り込む手順をサブルーチン
化し、そのサブルーチンの実行前もしくは実行後
に、入出力ポートのアドレスを変更する命令を入
れておけば、同じサブルーチンを使つて異なる入
出力ポートから次々とデータを取り込むことがで
きる。その結果、全体のプログラムを短くするこ
とができるようになるというメリツトもある。
データを取り込むようなプログラムを記載する場
合、従来システムでは各入出力ポートごとにアド
レスのみ異なる類似のルーチンからなるプログラ
ムを作つてやる必要があつた。これに対し、上記
実施例によれば、そのような場合、一つの入出力
ポートからデータを取り込む手順をサブルーチン
化し、そのサブルーチンの実行前もしくは実行後
に、入出力ポートのアドレスを変更する命令を入
れておけば、同じサブルーチンを使つて異なる入
出力ポートから次々とデータを取り込むことがで
きる。その結果、全体のプログラムを短くするこ
とができるようになるというメリツトもある。
上記実施例において、アドレス・レジスタ１に
アドレスを設定する方法としては、例えばオペラ
ンドの部分に設定すべきアドレスを含んだ新たな
命令を作り、その命令の実行により、例えば第１
図に破線で示すように、その命令のオペランドを
内部バスBs2上にのせ、内部バスBs2を介して所
望の入出力ポート内のアドレス・レジスタ１にそ
のアドレスを入れてやればよい。
アドレスを設定する方法としては、例えばオペラ
ンドの部分に設定すべきアドレスを含んだ新たな
命令を作り、その命令の実行により、例えば第１
図に破線で示すように、その命令のオペランドを
内部バスBs2上にのせ、内部バスBs2を介して所
望の入出力ポート内のアドレス・レジスタ１にそ
のアドレスを入れてやればよい。
ところで、本実施例では、実行ユニツトEXEC
内のレジスタを使つて、そのレジスタに一旦設定
すべきアドレスを入れて、そのレジスタから内部
バスBs2上にそのアドレスを出力し、それを所望
の入出力ポート内のアドレス・レジスタ１に取り
込ませるようにしてはいない。なぜならば、その
ようにすると、実行ユニツトEXEC内のレジスタ
に一旦設定すべきアドレスを入れて、そのレジス
タから内部バスBs2にそのアドレスを出力するの
に２命令必要とされるからである。それに対して
命令のオペランド部に含まれる情報を入出力ポー
トのアドレス情報として命令デコーダIDからア
ドレス・レジスタ１に転送するための経路を使用
する本実施例の方式では、当該経路を使用するこ
とにより、１命令でアドレス・レジスタ１へのア
ドレス設定が可能とされるので、アドレス設定に
必要な命令実行時間を短縮することができる。
内のレジスタを使つて、そのレジスタに一旦設定
すべきアドレスを入れて、そのレジスタから内部
バスBs2上にそのアドレスを出力し、それを所望
の入出力ポート内のアドレス・レジスタ１に取り
込ませるようにしてはいない。なぜならば、その
ようにすると、実行ユニツトEXEC内のレジスタ
に一旦設定すべきアドレスを入れて、そのレジス
タから内部バスBs2にそのアドレスを出力するの
に２命令必要とされるからである。それに対して
命令のオペランド部に含まれる情報を入出力ポー
トのアドレス情報として命令デコーダIDからア
ドレス・レジスタ１に転送するための経路を使用
する本実施例の方式では、当該経路を使用するこ
とにより、１命令でアドレス・レジスタ１へのア
ドレス設定が可能とされるので、アドレス設定に
必要な命令実行時間を短縮することができる。
なお上記実施例では、各入出力ポートのアドレ
スを設定する手段として、レジスタを使用した
が、それに限定されるものではなく、例えばその
アドレスを記憶するランダム・アクセス・メモリ
を設けるようにしてもよい。
スを設定する手段として、レジスタを使用した
が、それに限定されるものではなく、例えばその
アドレスを記憶するランダム・アクセス・メモリ
を設けるようにしてもよい。
また、上記実施例では、アドレス・レジスタ１
に設定されたアドレスと各入出力ポートに供給さ
れたアドレスとを比較するアドレス比較回路２
が、アドレスの各ビツトに対応した複数個のイク
スクルーシブNOR回路G1〜Gnとその出力を入力
信号とするNAND回路G10とによつて構成されて
いるが、論理ゲート回路の種類と比較回路の構成
はそれに限定されるものではなく、任意の論理ゲ
ート回路を使つた種々の変形例が容易に考えられ
る。
に設定されたアドレスと各入出力ポートに供給さ
れたアドレスとを比較するアドレス比較回路２
が、アドレスの各ビツトに対応した複数個のイク
スクルーシブNOR回路G1〜Gnとその出力を入力
信号とするNAND回路G10とによつて構成されて
いるが、論理ゲート回路の種類と比較回路の構成
はそれに限定されるものではなく、任意の論理ゲ
ート回路を使つた種々の変形例が容易に考えられ
る。
［効果］
本発明によれば、各入出力ポートに割り振られ
るアドレスをユーザが自由に変えることができる
ので、シングルチツプ・マイコンにおけるユーザ
ーのプログラムおよびLSI使用技術の自由度が増
大され、これによつてシングルチツプ・マイコン
の汎用性が向上されるという効果がある。
るアドレスをユーザが自由に変えることができる
ので、シングルチツプ・マイコンにおけるユーザ
ーのプログラムおよびLSI使用技術の自由度が増
大され、これによつてシングルチツプ・マイコン
の汎用性が向上されるという効果がある。
特に、通常行われているような動作プログラム
の変更という処理を以つて入出力ポートの割付け
アドレスの変更も一緒に行うことができる。そし
て、シングルチツプ・マイコンが実行すべき命令
のオペランド部に含まれる情報を入出力ポートの
アドレス情報として命令デコーダからアドレス設
定手段に転送する経路を設けることにより、当該
アドレス設定手段へのアドレス設定を１命令で行
うことができ、当該アドレス設定のための命令実
行時間を短縮することができる。
の変更という処理を以つて入出力ポートの割付け
アドレスの変更も一緒に行うことができる。そし
て、シングルチツプ・マイコンが実行すべき命令
のオペランド部に含まれる情報を入出力ポートの
アドレス情報として命令デコーダからアドレス設
定手段に転送する経路を設けることにより、当該
アドレス設定手段へのアドレス設定を１命令で行
うことができ、当該アドレス設定のための命令実
行時間を短縮することができる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。例えば、上記実施例では、各入出力ポートに
割り振られるアドレスを設定するため、アドレ
ス・レジスタもしくは専用のランダム・アクセ
ス・メモリを設けているが、これらを省略し、既
に設けられているデータ・メモリRAMを利用す
ることも可能である。
基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。例えば、上記実施例では、各入出力ポートに
割り振られるアドレスを設定するため、アドレ
ス・レジスタもしくは専用のランダム・アクセ
ス・メモリを設けているが、これらを省略し、既
に設けられているデータ・メモリRAMを利用す
ることも可能である。
［利用分野］
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である４ビ
ツト・シングルチツプ・マイコンに適用したもの
について説明したが、それに限定されるものでな
く、８ビツト・シングルチツプ・マイコンなどに
も利用することができる。
れた発明をその背景となつた利用分野である４ビ
ツト・シングルチツプ・マイコンに適用したもの
について説明したが、それに限定されるものでな
く、８ビツト・シングルチツプ・マイコンなどに
も利用することができる。
第１図は、４ビツト・シングルチツプ・マイコ
ンの一例を示す概略構成図、第２図は、本発明を
適用したシングルチツプ・マイコンの入出力ポー
トの構成の一実施例を示す回路構成図である。 ROM……読出し専用メモリ（プログラム・メ
モリ）、PC……プログラム・カウンタ、ID……命
令デコーダ、EXEC……実行ユニツト、RAM…
…随時読出し書込み可能なメモリ（データ・メモ
リ）、P1〜P3……入出力ポート、Bs1，Bs2……内
部バス、１……アドレス設定手段（アドレス・レ
ジスタ）、２……アドレス比較回路、３……入出
力ピン、４……ラツチ回路、５……入力バツフ
ア。
ンの一例を示す概略構成図、第２図は、本発明を
適用したシングルチツプ・マイコンの入出力ポー
トの構成の一実施例を示す回路構成図である。 ROM……読出し専用メモリ（プログラム・メ
モリ）、PC……プログラム・カウンタ、ID……命
令デコーダ、EXEC……実行ユニツト、RAM…
…随時読出し書込み可能なメモリ（データ・メモ
リ）、P1〜P3……入出力ポート、Bs1，Bs2……内
部バス、１……アドレス設定手段（アドレス・レ
ジスタ）、２……アドレス比較回路、３……入出
力ピン、４……ラツチ回路、５……入力バツフ
ア。
Claims (1)
- 【特許請求の範囲】 １ 動作プログラムが格納された読出し専用メモ
リと、この読出し専用メモリから読出された命令
を解読する命令デコーダと、複数個の入出力ポー
トと、前記入出力ポートに割当てられるアドレス
を設定可能なアドレス設定手段と、入出力ポート
を選択するために形成されたアドレス情報と上記
アドレス設定手段に設定されたアドレスとを比較
するアドレス比較回路と、このアドレス比較回路
の比較結果に基づいて上記入出力ポートを選択動
作させるための論理回路とを含むシングルチツ
プ・マイクロコンピユータであつて、上記読出し
専用メモリは前記アドレス設定手段にアドレスを
設定するための命令を有し、当該命令のオペラン
ド部に含まれる情報を、上記入出力ポートに割当
てるべきアドレスの情報として、上記命令デコー
ダから上記アドレス設定手段に転送するための経
路を設けたことを特徴とするシングルチツプ・マ
イクロコンピユータ。 ２ 上記アドレス設定手段は、上記入出力ポート
に対応して設けられたレジスタとされる特許請求
の範囲第１項記載のシングルチツプ・マイクロコ
ンピユータ。 ３ 上記アドレス設定手段は、メモリとされる特
許請求の範囲第１項記載のシングルチツプ・マイ
クロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167849A JPS6146547A (ja) | 1984-08-13 | 1984-08-13 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167849A JPS6146547A (ja) | 1984-08-13 | 1984-08-13 | シングルチップ・マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146547A JPS6146547A (ja) | 1986-03-06 |
| JPH0460259B2 true JPH0460259B2 (ja) | 1992-09-25 |
Family
ID=15857226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167849A Granted JPS6146547A (ja) | 1984-08-13 | 1984-08-13 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146547A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743903B2 (ja) * | 1987-07-13 | 1995-05-15 | 住友金属工業株式会社 | 磁気ディスク用メタルハブ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578323A (en) * | 1978-12-08 | 1980-06-12 | Matsushita Electric Works Ltd | Data transfer system |
| JPS5930139A (ja) * | 1982-08-10 | 1984-02-17 | Mitsubishi Electric Corp | ビツトパタ−ン比較装置 |
| JPS5966728A (ja) * | 1982-10-08 | 1984-04-16 | Hitachi Micro Comput Eng Ltd | マイクロコンピユ−タシステムのアドレスデコ−ド回路 |
-
1984
- 1984-08-13 JP JP59167849A patent/JPS6146547A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146547A (ja) | 1986-03-06 |
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