JPS60500433A

JPS60500433A - 基板バイアス制御回路および方法

Info

Publication number: JPS60500433A
Application number: JP59500432A
Authority: JP
Inventors: ハンテイントン，ロバート　シー
Original assignee: モトロ−ラ・インコ−ポレ−テツド
Priority date: 1983-02-07
Filing date: 1983-12-15
Publication date: 1985-03-28
Also published as: WO1984003185A1; KR840008097A; EP0135504A4; CA1197574A; EP0135504A1; EP0135504B1; US4473758A; JPH0439784B2; DE3381162D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】基板バイアス制御回路および方法発明の背景本発明は、一般的には基板バイアス制御回路および方法に関する。更に詳しく云うと本発明は、別個の電圧レベルを用いてＣＭＯＳデバイスへの電源電圧および基板電圧の印加を制御する上で特に有用な上記の回路および方法に関する。

スケール（基準化：　５ｃａｌｅ　）されたＣＭＯＳデバイス、即ちチャネルの長さが１．２５　ミクロン程度のＣＭＯＳデバイスは適当な動作を行うためには電源（Ｖｃｃ）を小さくする必要がある。即ち、チャネルの長さが短かくなるにつれて、短チヤネルデバイスのしきい値電圧の過渡のドレイン電圧低下をさけるためには、同時に電源電圧レベルを下げることが要求される。しかし、かような低下した電源電圧レベル（３ボルトの範囲）は、従来のＣＭＯ３入力保護構造が用いられた場合には従来の５．０ボルト入力論理スイング（Ｂｗｉｎｇ）を受け入れることを妨げる。即ち、０ＭＯ８技術において従来性われているように３．０ボルトのＶｃ　ｃ電源をＮ形基板に接続すると、入力保護回路にＰＮダイオードを用いることができなくなる。従って、５．０ポル）　（ＶＢＢ　）の基板バイアスをスケールされた０Ｍ０８回路に印加する新規な技術が提案されており、この技術は入力保護回路のＰＮダイオードを保持ししかも５．０ボルトの入力論理スイングをそこに印加できるようにするものである。

この技術の更に詳しい説明は、１９８２年１２月２３日付でチャールスＳ、メイヤーによって出願され本発明の譲受人に譲渡された米国特許出願筒４５２，５３２号に述べられている。しかし、これらの小さい形状のＣＭＯＳデバイスに５．０ボルトの基板バイアス電圧および別個の３．０ボルトの電源電圧を用いる場合には、電源電圧の前に基板電圧を印加することが必要である。もし電源電圧が印加される前に基板がバイアスされないと、Ｐチャネルデバイスのゲート保護ダイオードおよびソース−基板接合部に順方向バイアスがか＼ることによりチップが損傷をうけるおそれがある。典型的な場合には、従来の０ＭＯ８構造は内部で基板を直接にＶＣＣ電源に接続させ、デバイスがパワーアップされると必ず基板バイアスが確実にか＼るようになっている。

従って、本発明の目的は、改良された基板ノ（イアス制御回路および方法を提供することである。

本発明のもう１つの目的は、チップに結果的に損傷を生じさせずにいづれの順序（５ｅｑｕｅｎｃｅ　）においても別個の回路電源電圧および基板バイアス電圧を印加又は除去できるようにする改良された基板バイアス制御回路および方法を提供することである。

本発明の更にもう１つの目的は、基板電圧が印加されるまで基板を電源電圧に接続することによって基板バイアス電圧がなくても回路電源電圧のみでチップ動作ができるようにする改良された基板バイアス制御回路および方法を提供することである。

本発明の更にもう１つの目的は、回路電源電圧源と基板バイアス電圧電源との間の絶縁（分離；　ｌ５ｏｌａｔｉｏｎ）を可能にする改良された基板バイアス制御回路および方法を提供することである。

本発明の更にもう１つの目的は、公称オンチップ面積のみを必要として簡単に実行される改良された基板バイアス制御回路および方法を提供することである。

本発明の更にもう１つの目的は、ごく僅かな回路電力しか散逸させない改良された基板バイアス制御回路および方法を提供することである。

発明の要約上記の目的およびその他の目的は、共通基板上に形成された基板バイアス電圧制御回路を含ら集積回路が備えられており、その基板がそこに印加された電圧を有し、一方、その基板上の半導体デバイスがそこへ印加された電源電圧を有することを保証し、基板にバイアスおよび電源電圧源を与える手段を含む本発明において達成される。バイアス電圧が存在する場合には先づ第１にバイアス電圧を基板に結合させる手段、およびバイアス電圧が存在しない場合には第２に電源電圧を基板に結合させる手段もまた宮まれている。

集積回路がそこへ印加された電圧を有し、一方では基板上の半導体デバイスがそこへ印加された電源電圧イアスミ圧が存在しない場合には第２に電源電圧を基板に結合させるステップを含む方法もまた提供されて（八る。

図面の簡単な説明本発明の上記の、およびその他の特徴および目的、およびそれらの特徴および目的を達成する方法は、添付した図面ならびに本発明の実施例についての下記の説明を参照することによって最もよく理解される。

第１図は、本発明とともに用いるためのＣＭＯＳインバータに対する典型的な入力保護回路の簡略化した概略図である。

第２図は、集積回路への電源電圧および基板電圧の印加を制御するのに用いるだめの本発明の好ましい実施例の概略図である。

好ましい実施例の説明さて第１図を参照すると、本発明とともに用いるためのＣＭＯ３入力保護回路１０が示されている。ＣＭＯ８人力保人力保工回路１０チャネルトランジスタ１８　、！：　Ｎチャネルトランジスタ２２からなるＣＭＯＳインバータをＶＩ線線種４上現われる過度の電圧入力から保護するだめ集積回路を含む。ｖＩ線線種４拡散抵抗１６を介してＰチャネルトランジスタ１８およびＮチャネルトランジスタ２２の共通接続ゲートに結合されている。拡散抵抗１６と集積回路基板のインタフェースにダイオード１２が形成されている。基板バイアス電圧源を基板接点讃を介してダイオード１２の陰極に印加してもよい。従来のＣＭＯ３入力保護回路では、基板接点讃は電源電圧（Ｖｃｃ　）源に接続されている。しかし、１９８２年１２月２３日付でチャールスＳ、メイヤーによって出願され本発明の譲受人に譲渡されている米国特許第４５２　、５３２号に開示され、請求されているように、基板接点はまた基板バイアス電圧（ＶＢＢ　）源にも接続してもよい。

この後者の場合には基板接点父はＮ形基板内のＮ＋拡散を具えてよい。

その陰極をＰチャネルトランジスタ１８とＮチャネルトランジスタ２２のゲートに接続させている追加のダイオード１４はこれらのゲートをＶＳＳ線翌に結ζさせている。一般的に云うとＶＳＳＳＳ線上２ＣＣおよびＶＢＢに関して大地電位に保持されている。電源電圧（Ｖｃｃ　）源はＰチャネルトランジスタ１８のソースに印加され、このトランジスタはそのドレインをＮチャネルトランジスタのドレインに接続させている。このソースおよびＮチャネルトランジスタ２２がそこに形成されているＰ形つェルＵＶ５ｓ線３２に接続されている。Ｐチャネルトランジスタ１８とＮチャネルトランジスタ２２の共通接続ドレインに現われる出力信号はＶ。線２６に印加される。・ＣＭＯ８入力保護回路１０を用いる場合、基板接点あを５．０ボルトのｖＢＢ源に接続すると、ＶＩ線線種４上入力信号ハダイオード１２をオンにせずに５．０ボルトのレベルを超えて１ダイオードドロツプ（ｏｎｅ　ｄｉｏｄｅ　ｄｒｏｐ　）以上正になることができないことが判る。従って、ＶＩ線線種４上現われる５ボルト人カスウィングは、スケールされたＣＭＯ８回路を用いた場合にみられるように３．０ボルトのＶＣＣレベルでもＰチャネルトランジスタ１８とＮチャネルトランジスタ２２からなるインバータに印加できる。しかし、基板接点具に印加する電圧は電源電圧ＶＣＣより前に印加することが必要である。従来の０ＭＯ８技術においては、このことは基板にバイアスをかけるためにＶＣＣを基板接点調に供給することによって行われている。バイアス電圧を基板接点腕に印加する前に電源電圧Ｖｃ　ｃを印加すると、ゲート保護ダイオード比ならびにＰチャネルトランジスタ１８のようなＰチャネルトランジスタのソース−基板接合部に順バイアスをかけることから生じる損傷が集積回路に起きる。

さて次に第２図を参照すると、基板接合讃へのバイアス電圧の印加を制御する基板バイアス電圧制御回路２０が示されている。基板バイアス電圧制御回路２０は電源電圧（Ｖｃｃ）源のみでなく基板バイアス電圧（ＶＢＢ）源をも独立して基板接点詞に結合する。図示されているように、Ｎチャネルトランジスタ３６はそのソース接点をＶｓｓ線３２に接続させ、そのドレイン接点をｖＢＢＢ２Ｏ３３続させている。ＮチャネルトランジスタＩのゲート電極はＶＣＣ線２８に接続されている。Ｎチャネルトランジスタ３６のドレイン接点は、ノード４６を定義している（　ｄｅｆｉｎｅ　）　ｏ　ノード４６はＶＢ　Ｂ　線３０と電気的に共通であるが、明確にするためにノード４６として参照されることは注目される。

ノード４６上に現われる信号は、Ｎチャネルトランジスタ易と並列のＰチャネルトランジスタ４２ヲ含む従来のＣＭＯＳインバータの入力に印加される。このインバータはＶｓｓｉ１３２である接地（ｇｒｏｕｎｄ）に関してＶＣＣ線２８によって供給される。Ｐチャネルトランジスタ４２とＮチャネルトランジスタ４４の共通接続ドレインに現われる出力はノード４８に印加され、Ｐチャネルトランシタ４０はそのソースをＶＢＲ線３線区０続させ、そのドレインを基板接点讃に接続させている。Ｐチャネルトランジスタあのドレインも基板接点讃に接続されてお勺、そのソース接点をＶｃＣ線邪に接続させている。Ｐチャネルトランジスタ関のゲートはＶＢＢ線（資）に接続されている。

Ｖｃ　ｃのみまたＶｓｓを印加した場合動作中、３．０ボルトがＶＣＣ線２８．Ｐチャネルトランジスタ４２とＮチャネルトランジスタ劇からなるインバータ、およびＮチャネルトランジスタあのゲートに印加される。このためＮチャネルトランジスタ３６のチャネルを反転させ、これはノード４６に接続されたデバイスゲートを接地させる。この結果、Ｐチャネルトランジスタ関は導通しＶｃｃ線２線上８上われる３、０ボルトを基板接点讃に接続させ、Ｐチャネルトランジスタ４２は導通してノード４８を３．０ボルトに上昇させ、これはＰチャネルトランジスタ４０をオフに保つ。今やチップはＶＣＣ線邪上に現われる３、０ボルトに等しいその基板バイアスによって機能することができ、ＶＩ線２４上に現われる論理スイングが、振幅３．０ボルトを超えない場合、満足に動作するであろう。

ＶＣＣおよびＶＢＢおよびＶＳＳを印加した場合法に５．０ボルトがＶＢＢＢ２Ｏ３３加されると、ノード４６は５．０ボルトに上昇され、これはＰチャネルトランジスタ関および４２をターンオフし、Ｎチャネルトランジスタ伺をターンオンしてノード４８ｔ−ドライブして接地又はＶＳＳにする。この結果Ｐチャネルトランジスタ４０は導通して５．０ボルトヲ基板接点あに接続する。Ｎチャネルトランジスタ３６は５．０ボルトに等しいＶＤＳで導通し続けるが、Ｎチャネルトランジスタ％ハ非常に長くて狭いチャネル（非常に低いＺ／Ｌ比）に設計されており、所定の非常に低い電流を消費させる点に注目されたい。２つの電圧源ＶＣＣおよびＶＢＢはＰチャネルトランジスタ関のゲートをよシ高い電圧に保つことによって効果的に減結合され、デバイスを非導通状態に保つ０ＶＣＣからＶＢＢへの基板電圧制御間の過渡的切換えは、ＶＣＣが一定の３ボルトに保たれＶＢＢが０ボルトから５．０ボルトにランプ（傾斜：ｒａｍｐ）される場合の状態と考えてもよい。この状態はＶＢＢ電圧源がターンオンになシ、一方でＶＣＣ電圧源がターンオンになった時に起きる。ＶＢ　Ｂ＜　ＶＴＮである限９においては、Ｖｃｃ電圧源はオンになっている。ＶＢ　Ｂ　＜　ＶＴＮである限りにおいては、Ｎチャネルトランジスタはオンになっている。ＶＴＮ　＜ＶＢＢ　（（Ｖ（（＋　ＶＴＰ　）である場合には、Ｐチャネルトランジスタ４２およびＮチャネルトランジスタ旧はいづれもオンであって分圧器として動作する。それらの２／Ｌ比の相対値の故にノード４８はＶｃ、２に近い電圧に保たれ、このことはＰチャネルトランジスタ４０をオフに保つが、Ｐチャネルトランジスタ羽をオンに保つ。ＶＢＢ＞（ＶＣＣ＋ＶＴＰ）の場合には、Ｐチャネルトランジスタ関および４２はいづれもオフになυ、ノード拐は接地し、Ｐチャネルトランジスタ４０はオンにナシ、基板電圧はＶＢＢにヨッテ決定される。瞬時ＶＢＢが（ＶＣＣ＋ＶＴＰ）　ｆ超えると、Ｐチャネルトランジスタ４２およびＮチャネルトランジスタ伺は効果的に分圧器からインバータに変シ、基板電圧の制御はＶＣＣからＶＢＢに切換えられる。

上記の説明から、Ｐチャネルトランジスタ４２およびＮチャネルトランジスタ躬のＺ／Ｌ比は広い範囲にわたって異なる値を有しなければならないことが判る。

Ｐチャネルトランジスタあおよび４０に対するＺ／Ｌ比は、予期される最大基準電流の条件の下で容認しつる程度に低いチャネル電圧低下を与えるべきである（４５０／１．２５が満足すべき比であることが見出されている）。

Ｎチャネルトランジスタあおよび伺に対するＺ／Ｌ比は約６７８０において容認しうる程度に低い電流消費を与える。Ｐチャネルトランジスタ関および物に対するＺ／Ｌ比と同じＺ／Ｌ比をＰチャネルトランジスタ４２に用いることによってレイアウトは簡略化される。

ＶＢＢのみを、またＶＳＳを印加した場合５．０ボルトをＮチャネルトランジスタ４４に印加すると、そのチャネルは反転し、それによシノード牝は接地する。

このためＰチャネルトランジスタ４０は導通し、５．０ボルトを基板接点あに接続する。５．０ボルトがそのゲートにすると、Ｐチャネルトランジスタ関はオフに保たれ、これは回路の残υの部分から５．０ボルトを減結合させる。

次に３．０ボルトをＶＣＣ線２８に印加すると、ノード４６およびノード４８の電圧は不変であシ、ＰチャネルトランジスタあおよびＰチャネルトランジスタ４０の状態は３．０ボルトの印加前の状態と同じにとＶまっている。

しかし、Ｎチャネルトランジスタ３６はオンにな勺、上述したように非常に低い電流を導通する。この場合にもまたＰチャネルトランジスタ関はそのゲートに５．０ボルトを有してオフに保たれて、これら２つの印加された電圧を互に分離している。

ＶＣＣおよびＶＢＢを印加した場合（Ｖｓｓは印加せず）この場合には、ＶＳＳがないとノード４８の電圧は不定となる。しかしノード４８がどのような電圧をとろうともＰチャネルトランジスタあはオフに保持され続ける。

という訳は、そのゲートは２つの印加された電圧のうちの高い方の電圧、即ちＶＢＢに保たれるからである。

このため２つの電圧は互に確実に分離される。

次にＶＳＳを印加すると、上述したように正常な動作が起きる。

Ｐチャネルトランジスタ関およびＰチャネルトランジスタ４０は、（直線領域で動作する）それらのソースードレイン電圧低下が予期される最大基準電流にとって無視しうる程小さいものであるようにするために、非常に大きいＺ／Ｌ比を用いて設計されている。上述し゛たように、Ｎチャネルトランジスタあについて設計すれたＺ／Ｌ比はこのデバイスのドレイン電流を容認しうる程度に低い値に保つの十分な程度に小さくなっている。

３．０ボルトのＶＣＣおよび５．０ボルトのＶＢＢの値は１例として示しであるにすぎないという点に注目すべきである。′という訳は、トランジスタ自体の電圧限界内でこの回路は任意の２つの電圧で機能するからである。

通常の使用では基板バイアス電圧は定常状態の条件下では決して電源電圧以下にはならないという点に注目すべきである。

従って上記に説明したのは、チップに結果的に損傷を生じさせずにいづれの順序（Ｂｅｑｕｅｎｃｅ　）においても別個の回路電源電圧および基板バイアス電圧を印加又は除去できるようにする改良された基板バイアス制御回路および方法である。本発明の回路および方法は、基板電圧が印加されるまで基板を電源電圧に接続することによって基板バイアス電圧がなくても回路電源電圧のみで集積回路チップ動作ができるようにする。本発明の回路および方法は回路電源電圧源と基板バイアス電圧電源との間の絶縁を更に可能にする。更に、本発明の改良された基板バイアス制御回路および方法は公称オンチップ面積のみを必要として簡単に実施されると同時にごく僅かな回路電力しか消費させない。

特殊な装置とともに本発明の原理を上記に説明したが、この説明は１例として述べたにすぎず、本発明の範囲を制限するものとして述べたものではないことを明確に理解すべきである。

国際調査報告

Claims

【特許請求の範囲】

１．　共通の基板上に１緒に形成され、基板はそこに電圧を印加し、他方、前記基板上の半導体デバイスは、電源電圧を印加されることを保証するバイアス電圧制御回路を具える集積回路にして、）バイアス電圧源および電源電圧源を基板に与える手段と、前記バイアス電圧が存在す不場合には前記バイアス電圧を前記基板に結合させる第１手段と、前記バイアス電圧が存在しない場合には前記電源電圧を前記基板に結合させる第２手段と、を具える基板バイアス制御回路。２　前記バイアス電圧が存在しない場合には、前記のバイアス電圧を与える手段を前記基板から減結合させる手段を更に含む前記請求の範囲第１項の集積回路。＆　前記第２結合手段は、更に、前記バイアス電圧が存在し前記電源電圧以下で１つのＰチャネルしきい値より高い値を有する場合に、前記の電源電圧を与える手段を前記基板から減結合させる手段を具える前記請求の範囲第１項記載の集積回路。４、　前記バイアス電圧は、前記電源電圧以下で１つのＰチャネルしきい値よシ高い前記請求の範囲第１項記載の集積回路。５、　集積回路基板は、電圧をそこに印加し、他方、前記基板上の半導体デバイスは、電源電圧をそこに印加することを保証する方法にして、バイアス電圧源および電源電圧源を基板に与えるステップと、前記バイアス電圧が存在する場合には第１に前記バイアス電圧を前記基板に結合させるステップと、第２に、前記バイアス電圧が存在しない場合には前記電源電圧を前記基板に結合させるステップと、を具える基板バイアス制御方法。６、　前記バイアス電圧が存在しない場合には前記基板から前記バイアス電圧を減結合させるステップを更に含む前記請求の範囲第５項の方法。７、　前記バイアス電圧が存在する場合には前記基板から前記電源電圧を減結合させるステップを更に含む前記請求の範囲第５項の方法。＆　基板バイアスバスを回路接地（ｃｉｒｃｕｉｔ　ｇｒｏｕｎｄ）に接続させ、その第１人力を電源電圧バスに接続させている第１スイッチング手段と、前記電源電圧バスと前記回路接地との間に接続され、その人力ノードを前記基板バイアス電圧バスおよびその出力ノードに接続させているインバータ手段と、前記電源電圧バスおよび基板バイアス電圧バスをそれぞれ基板接点に結合させる第２および第３スイッチング手段とを含み、前記第２スイッチング手段はその第２人力を前記基板バイアス電圧バスに接続させ、前記第３スイッチング手段はその第３人力を前記出力ノードに接続させている、基板バイγス電圧制御回路。９、　前記第１．第２および第３スイッチング手段はＭＯＳ　）ランジスタを含む前記請求の範囲第８項の基板バイアス電圧制御回路。１０、前記第１スイッチング手段はＮチャネルデノくイスヲ含み、前記第２および第３スイッチング手段はＰチャネルデバイスを含み、前記インバータ手段はＣＭＯＳインバータを含む前記請求の範囲第９項の基板ノくイアスミ圧制御回路。