JPS6051123B2 - 三相交流電圧制御回路 - Google Patents
三相交流電圧制御回路Info
- Publication number
- JPS6051123B2 JPS6051123B2 JP5244776A JP5244776A JPS6051123B2 JP S6051123 B2 JPS6051123 B2 JP S6051123B2 JP 5244776 A JP5244776 A JP 5244776A JP 5244776 A JP5244776 A JP 5244776A JP S6051123 B2 JPS6051123 B2 JP S6051123B2
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- JP
- Japan
- Prior art keywords
- phase
- voltage
- circuit
- thyristor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Ac-Ac Conversion (AREA)
- Supply And Distribution Of Alternating Current (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
この発明は、三相交流回路の少なくとも二相にサイリス
タとダイオードまたはサイリスタの逆並列接続を挿入し
た電圧制御回路の、サイリスタ点弧回路の改良に関する
ものである。
タとダイオードまたはサイリスタの逆並列接続を挿入し
た電圧制御回路の、サイリスタ点弧回路の改良に関する
ものである。
第１図に従来回路の構成を、第２図にその各部電圧波形
を示す。
を示す。
第１図において、Ｒ、Ｓ、Ｔは三相交流電源端子、Ｌは
負荷、５１〜５３およびＤ１〜Ｄ３は出力電圧制御用サ
イリスタおよびダイオードであり、５１とＤ１、５２と
Ｄ２、５３とＤ３はそれぞれ逆並列接続され、三相交流
電源端子と負荷の間のＲ、Ｓ、Ｔ各相に挿入されて主回
路を構成している。ＧＲ、ＧＳ、ＧＴはそれぞれＲ相、
Ｓ相、Ｔ相サイリスタ５１、５２、５３の点弧回路であ
り、Ｇ、、ＧＴの内部回路はＧＲの内部回路に全く同じ
である。
負荷、５１〜５３およびＤ１〜Ｄ３は出力電圧制御用サ
イリスタおよびダイオードであり、５１とＤ１、５２と
Ｄ２、５３とＤ３はそれぞれ逆並列接続され、三相交流
電源端子と負荷の間のＲ、Ｓ、Ｔ各相に挿入されて主回
路を構成している。ＧＲ、ＧＳ、ＧＴはそれぞれＲ相、
Ｓ相、Ｔ相サイリスタ５１、５２、５３の点弧回路であ
り、Ｇ、、ＧＴの内部回路はＧＲの内部回路に全く同じ
である。
Ｔ１〜Ｔ３は点孤回路用電源変圧器で、その１次側端子
は電源端子Ｒ、Ｓ、Ｔに、２次側端子は点弧回路ＧＲ、
Ｇｓ、ＧＴに接続され、各点弧回路の対応する電源相電
圧より位相が３００遅れた電圧、即ちＲ相点孤回路ＧＲ
にはＲＴ間電圧と同相の電圧、Ｓ相点孤回路Ｇ、にはＳ
Ｒ間電圧と同相の電圧、Ｔ相点孤回路Ｇ、には’ｍ間電
圧と同相の電圧が印加される。Ｒ相点孤回路ＧＲＣ７）
Ｄ４は整流用ダイオード、Ｒ１は抵抗、Ｄ５はゼナーダ
イオード、Ｒ２は位相制御用可変時限抵抗器、Ｃｌは時
限コンデンサ、Ｒ３は抵抗、ＴＲＩは単接合トランジス
タ、円゛１はパルス変圧器、Ｒ４は抵抗である。
は電源端子Ｒ、Ｓ、Ｔに、２次側端子は点弧回路ＧＲ、
Ｇｓ、ＧＴに接続され、各点弧回路の対応する電源相電
圧より位相が３００遅れた電圧、即ちＲ相点孤回路ＧＲ
にはＲＴ間電圧と同相の電圧、Ｓ相点孤回路Ｇ、にはＳ
Ｒ間電圧と同相の電圧、Ｔ相点孤回路Ｇ、には’ｍ間電
圧と同相の電圧が印加される。Ｒ相点孤回路ＧＲＣ７）
Ｄ４は整流用ダイオード、Ｒ１は抵抗、Ｄ５はゼナーダ
イオード、Ｒ２は位相制御用可変時限抵抗器、Ｃｌは時
限コンデンサ、Ｒ３は抵抗、ＴＲＩは単接合トランジス
タ、円゛１はパルス変圧器、Ｒ４は抵抗である。
第２図１は電源の各相間電圧ＶＲＳ、ＶＳΥ、ＶＴＲ−
およびＲ相電圧ＶＲを示す。Ｒ相点孤回路ＧＲには変圧
器Ｔｉの２次側端子から、第２図２に示すＶＲより位相
が３００遅れた交流電圧Ｖ１。
およびＲ相電圧ＶＲを示す。Ｒ相点孤回路ＧＲには変圧
器Ｔｉの２次側端子から、第２図２に示すＶＲより位相
が３００遅れた交流電圧Ｖ１。
が印加される。Ｖ、Ｒは第２図３のようにダイオードＤ
４を介して半波整流波Ｖ２Ｒとなフリ、更にゼナーダイ
オードＤ５によりクリップされて台形波Ｖ３Ｒとなり、
Ｒ２、Ｃｌからなる時限回路および単接合トランジスタ
ＴＲＩの両端に印加される。時限コンデンサＣｌは時限
抵抗Ｒ２を介して充５電され、その充電々圧は第２図４
のようになる。
４を介して半波整流波Ｖ２Ｒとなフリ、更にゼナーダイ
オードＤ５によりクリップされて台形波Ｖ３Ｒとなり、
Ｒ２、Ｃｌからなる時限回路および単接合トランジスタ
ＴＲＩの両端に印加される。時限コンデンサＣｌは時限
抵抗Ｒ２を介して充５電され、その充電々圧は第２図４
のようになる。
即ち、台形波Ｖ３Ｒの電圧の立上りと同時に（第２図の
位相θ■３００の点から）Ｃｌへの充電が開始され、Ｃ
ｌの充電々圧Ｖ４Ｒが単接合トランジスタＴＲｌのブレ
ークオーバー電圧η・Ｖ３Ｒ（η：ＴＲｌのスタンド・
オフ比）に達すると、Ｃ１はＴＲｌおよびパルス変圧器
ＰＴｌの１次巻線を介して放電し、第２図５のようにＰ
Ｔｌの２次巻線にパルス出力■μｓを発生する。ＰＴｌ
のパルス出力■５。
位相θ■３００の点から）Ｃｌへの充電が開始され、Ｃ
ｌの充電々圧Ｖ４Ｒが単接合トランジスタＴＲｌのブレ
ークオーバー電圧η・Ｖ３Ｒ（η：ＴＲｌのスタンド・
オフ比）に達すると、Ｃ１はＴＲｌおよびパルス変圧器
ＰＴｌの１次巻線を介して放電し、第２図５のようにＰ
Ｔｌの２次巻線にパルス出力■μｓを発生する。ＰＴｌ
のパルス出力■５。
は抵抗Ｒ４を介してＲ相サイリスタＳ１のＧ−Ｋ間に印
加され、■ぴによりＳ１が点孤しＳ１のＡ−Ｋ間電圧■
６Ｒは第２図６に示す様にほＳ゛零となる。サイリスタ
Ｓ１の点孤角αは、可変抵抗器Ｒ２を調整して時限コン
デンサＣ１の充電速度を調整することにより、第２図ａ
−ｄの如く制御可能である。
加され、■ぴによりＳ１が点孤しＳ１のＡ−Ｋ間電圧■
６Ｒは第２図６に示す様にほＳ゛零となる。サイリスタ
Ｓ１の点孤角αは、可変抵抗器Ｒ２を調整して時限コン
デンサＣ１の充電速度を調整することにより、第２図ａ
−ｄの如く制御可能である。
Ｓ相、Ｔ相点孤回路Ｇ，，ＧＴの動作も、上記Ｒ相点孤
回路ＧＲの動作と全く同様てある。
回路ＧＲの動作と全く同様てある。
Ｒ，Ｓ，Ｔ相各サイリスタＳ１〜Ｓ３の点孤角αが等し
い場合のそれぞれの点孤角に対するＲ相サイリスタＳ１
のＡ−Ｋ間電圧■６ＲおよびＲＳ間出力電圧■０ＲＳは
第２図６，７のようになる。
い場合のそれぞれの点孤角に対するＲ相サイリスタＳ１
のＡ−Ｋ間電圧■６ＲおよびＲＳ間出力電圧■０ＲＳは
第２図６，７のようになる。
第２図において、点孤回路の時限コンデンサの充電が位
相θ＝３００の点から開始され、更に時限コンデンサを
単接合トランジスタのブレーク・オーバー電圧迄充電す
る時間３０タを要する為、第１図の回路構成では点孤角
αの最大限度は約１５００である。然るに、三相交流回
路の各相にサイリスタとダイオードの逆並列接続を挿入
した電圧制御回路において、出力電圧を零から全電圧迄
制御する為には、点孤角αの制御範囲は００〜２１００
の範囲必要である。
相θ＝３００の点から開始され、更に時限コンデンサを
単接合トランジスタのブレーク・オーバー電圧迄充電す
る時間３０タを要する為、第１図の回路構成では点孤角
αの最大限度は約１５００である。然るに、三相交流回
路の各相にサイリスタとダイオードの逆並列接続を挿入
した電圧制御回路において、出力電圧を零から全電圧迄
制御する為には、点孤角αの制御範囲は００〜２１００
の範囲必要である。
従つて、第１図の回路構成における最大出力電圧は、第
２図ｄに見られる様に、電源電圧に等しくなることが出
来ない。
２図ｄに見られる様に、電源電圧に等しくなることが出
来ない。
この発明は上記欠点を改良するもので、三相交流回路の
各相にサイリスタとダイオードの逆並列接続を挿入した
電圧制御回路において、出力電圧を零から全電圧迄制御
することができるサイリスタ点孤回路を提供しようとす
るものである。
各相にサイリスタとダイオードの逆並列接続を挿入した
電圧制御回路において、出力電圧を零から全電圧迄制御
することができるサイリスタ点孤回路を提供しようとす
るものである。
第３図に本発明の構成を、第４図にその各部電圧波形を
示す。なお、第３図、第４図において、第１図、第２図
と同一個所には同一記号が符されている。
示す。なお、第３図、第４図において、第１図、第２図
と同一個所には同一記号が符されている。
第３図のＲ相点孤回路ＧＲ″は、第１図のＲ相点孤回路
ＧＲに抵抗Ｒ５〜Ｒ８、ダイオードＤ５、トランジスタ
ＴＲ２からなる電圧検出回路、抵抗Ｒ９、トランジスタ
ＴＲ３からなる時限コンデンサ短絡回路および平滑コン
デンサＣ２を追加したものであり、Ｓ相、Ｔ相点孤回路
Ｇｓ″，ＧＴ゛の内部回路はＧＲ″の内部回路に全く同
じである。第３図において、Ｒ相、Ｓ相、Ｔ相点孤回路
ＧＲ″，Ｇｓ″，ＧＴ″には、変圧器Ｔ１〜Ｔ３を介し
て各点孤回路の対応する電源相電圧と位相が等しい電圧
、即ちＧＲ″にはＲ相電圧と同相の電圧、Ｇ，″にはＳ
゛相電圧と同相の電圧、ＧＴ″にはＴ相電圧と同相の電
圧が印加される。第４図１は、第２図１と同様電源の各
相間電圧ＶＲＳ，ＶＳＴ，ＶＴＲおよびＲ相電圧■Ｒを
示す。
ＧＲに抵抗Ｒ５〜Ｒ８、ダイオードＤ５、トランジスタ
ＴＲ２からなる電圧検出回路、抵抗Ｒ９、トランジスタ
ＴＲ３からなる時限コンデンサ短絡回路および平滑コン
デンサＣ２を追加したものであり、Ｓ相、Ｔ相点孤回路
Ｇｓ″，ＧＴ゛の内部回路はＧＲ″の内部回路に全く同
じである。第３図において、Ｒ相、Ｓ相、Ｔ相点孤回路
ＧＲ″，Ｇｓ″，ＧＴ″には、変圧器Ｔ１〜Ｔ３を介し
て各点孤回路の対応する電源相電圧と位相が等しい電圧
、即ちＧＲ″にはＲ相電圧と同相の電圧、Ｇ，″にはＳ
゛相電圧と同相の電圧、ＧＴ″にはＴ相電圧と同相の電
圧が印加される。第４図１は、第２図１と同様電源の各
相間電圧ＶＲＳ，ＶＳＴ，ＶＴＲおよびＲ相電圧■Ｒを
示す。
変圧器Ｔ１の２次端子からＲ相点孤回路ＧＲ″に印加さ
れたＶＲと同相の第４図２に示す電圧ＶｌＲは、ダイオ
ードＤ４により整流され、ゼナー・ダイオードＤ５によ
りクリップされた後、コンデンサＣ２により平滑されて
トランジスタＴＲｌ，２に印加されると同時に、電圧検
出回路の入力抵抗″Ｒ５に印加される。電圧検出回路の
バイアス抵抗Ｒ６の値は、検出回路の入力電圧■１Ｒが
その波高値ＶｌＲ．ｎの１１２以上負になるとトランジ
スタＴＲ２がカットオフする様に選ばれている為、ＴＲ
２は第４図３に示す様に位相θ＝ー３００からθ＝２１
００迄の期間導通し、θ＝２１００からθ＝３３０１迄
の期間非導通となる。時限コンデンサＣ１の短絡回路の
トランジスタＴＲ３は、ＴＲ２が導通時非導通非導通時
導通となる為、第４図４に示す様にθ＝ー３００から０
＝２１００迄の期間のみ非導通となる。従つて、第４図
５に示すように時限コンデンサＣ１の充電はθ＝ー３０
０の点から開始され、θ＝２１０充の点でＣ１はＴＲ３
により短絡される。単接合トランジスタＴＲｌ以降の動
作第１図の従来回路と同様であり、Ｃ１の充電々圧■４
Ｒ１パルス出力■ぴ、サイリスタＳ１のＡ−Ｋ間電圧■
ぃおよびＲＳ間出力電圧■。Ｒ，はそれぞれ第４図５〜
８に示すようになる。第４図５に見られるように、第３
図の回路構成では時限コンデンサＣ１の充電はθ＝ー３
０成の点から開始される為、第４図ｄのようにＣ１が単
接合トランジスタＴＲｌのブレークオーバー電圧迄充電
されるのに３００要したとしても、０＝０迄の点でサイ
リスタＳ１の点孤パルスが発生し、Ｓ１の点孤角α＝２
１０のとなりＳ１は全点孤することが出来、その結果出
力電圧は電源電圧に等しくなる。
れたＶＲと同相の第４図２に示す電圧ＶｌＲは、ダイオ
ードＤ４により整流され、ゼナー・ダイオードＤ５によ
りクリップされた後、コンデンサＣ２により平滑されて
トランジスタＴＲｌ，２に印加されると同時に、電圧検
出回路の入力抵抗″Ｒ５に印加される。電圧検出回路の
バイアス抵抗Ｒ６の値は、検出回路の入力電圧■１Ｒが
その波高値ＶｌＲ．ｎの１１２以上負になるとトランジ
スタＴＲ２がカットオフする様に選ばれている為、ＴＲ
２は第４図３に示す様に位相θ＝ー３００からθ＝２１
００迄の期間導通し、θ＝２１００からθ＝３３０１迄
の期間非導通となる。時限コンデンサＣ１の短絡回路の
トランジスタＴＲ３は、ＴＲ２が導通時非導通非導通時
導通となる為、第４図４に示す様にθ＝ー３００から０
＝２１００迄の期間のみ非導通となる。従つて、第４図
５に示すように時限コンデンサＣ１の充電はθ＝ー３０
０の点から開始され、θ＝２１０充の点でＣ１はＴＲ３
により短絡される。単接合トランジスタＴＲｌ以降の動
作第１図の従来回路と同様であり、Ｃ１の充電々圧■４
Ｒ１パルス出力■ぴ、サイリスタＳ１のＡ−Ｋ間電圧■
ぃおよびＲＳ間出力電圧■。Ｒ，はそれぞれ第４図５〜
８に示すようになる。第４図５に見られるように、第３
図の回路構成では時限コンデンサＣ１の充電はθ＝ー３
０成の点から開始される為、第４図ｄのようにＣ１が単
接合トランジスタＴＲｌのブレークオーバー電圧迄充電
されるのに３００要したとしても、０＝０迄の点でサイ
リスタＳ１の点孤パルスが発生し、Ｓ１の点孤角α＝２
１０のとなりＳ１は全点孤することが出来、その結果出
力電圧は電源電圧に等しくなる。
上述の説明においては、出力電圧制御回路として、三相
交流回路の各相にサイリスタとダイオードの逆並列接続
が挿入された場合について説明したが、三相交流回路の
二相にサイリスタの逆並列接続が挿入された場合につい
ても、各サイリスタの点孤回路を第３図のように構成す
ることにより、第３図の場合と同様の効果が得られる。
交流回路の各相にサイリスタとダイオードの逆並列接続
が挿入された場合について説明したが、三相交流回路の
二相にサイリスタの逆並列接続が挿入された場合につい
ても、各サイリスタの点孤回路を第３図のように構成す
ることにより、第３図の場合と同様の効果が得られる。
以上説明したとおりこの発明は、三相交流回路の各相に
サイリスタとダイオードの逆並列接続またはサイリスタ
の逆並列接続が挿入された電圧制御回路において、サイ
リスタが接続された相の電源電圧がその波高値の１１２
以上負となる期間のみサイリスタ点孤回路の時限コンデ
ンサを短絡することにより、時限コンデンサの充電可能
期間を２４０よとしたので、サイリスタの点孤角制御範
囲は００〜２１００以上となり、出力電圧を零から全電
圧迄制御することができる。
サイリスタとダイオードの逆並列接続またはサイリスタ
の逆並列接続が挿入された電圧制御回路において、サイ
リスタが接続された相の電源電圧がその波高値の１１２
以上負となる期間のみサイリスタ点孤回路の時限コンデ
ンサを短絡することにより、時限コンデンサの充電可能
期間を２４０よとしたので、サイリスタの点孤角制御範
囲は００〜２１００以上となり、出力電圧を零から全電
圧迄制御することができる。
第１図は、従来の三相交流電圧制御回路の回路図、第２
図は第１図に示す回路の動作説明図、第３図は本考案の
一実施例を示す回路図、第４図は゛第３図に示す回路の
動作説明図である。 図中、Ｓｌ，Ｓ２，Ｓ３はサイリスタ、Ｄｌ，Ｄ２，Ｄ
３はダイオード、ＧＲ′，Ｇ，″，ＧＴ″は点孤回路、
Ｃ１はコンデンサである。
図は第１図に示す回路の動作説明図、第３図は本考案の
一実施例を示す回路図、第４図は゛第３図に示す回路の
動作説明図である。 図中、Ｓｌ，Ｓ２，Ｓ３はサイリスタ、Ｄｌ，Ｄ２，Ｄ
３はダイオード、ＧＲ′，Ｇ，″，ＧＴ″は点孤回路、
Ｃ１はコンデンサである。
Claims (1)
- １ 三相交流回路の少なくとも二相にサイリスタとダイ
オードの逆並列接続またはサイリスタの逆並列接続を挿
入した電圧制御回路において、サイリスタが接続された
相の電源相電圧が入力され、かつ位相制御用コンデンサ
を有するサイリスタ点弧回路、上記相電圧を検出する電
圧検出回路、この電圧検出回路によつて上記相電圧がそ
の波高値の１／２以上負であることの検出が行われてい
る期間のみ上記位相制御用コンデンサを短絡するコンデ
ンサ短絡回路、を備えた三相交流電圧制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5244776A JPS6051123B2 (ja) | 1976-05-07 | 1976-05-07 | 三相交流電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5244776A JPS6051123B2 (ja) | 1976-05-07 | 1976-05-07 | 三相交流電圧制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52135040A JPS52135040A (en) | 1977-11-11 |
| JPS6051123B2 true JPS6051123B2 (ja) | 1985-11-12 |
Family
ID=12914972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5244776A Expired JPS6051123B2 (ja) | 1976-05-07 | 1976-05-07 | 三相交流電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051123B2 (ja) |
-
1976
- 1976-05-07 JP JP5244776A patent/JPS6051123B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52135040A (en) | 1977-11-11 |
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