JPS6051196B2 - 半導体メモリ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ回路、特にスタティック形半導体
メモリ回路に関する。

一般にスタティック形の半導体メモリ回路は、Ｙ方向に
沿つて伸びる一対のビットライン（ＢＬ、ＢＬ）と、該
一対のビットラインに挟まれるように接続される多数個
のメモリセルと、該一対のビットライン（ＢＬ、ＢＬ）
にそれぞれ挿入される一対のロードトランジスタと、前
記多数個のメモリセルの各々を選択するための、ｘ方向
に伸びるワードライン等を基本的な構成要素として構成
される。

このような構成の半導体メモリ回路において従来より２
つの問題がありこの種の半導体メモリ回路における欠点
となつていた。先ず第１の問題は消費電力が不必要に大
となることである。というのは上記半導体メモリ回路に
おいては、前記一対のロードトランジスタのいずれか一
方を通じて前記一対のビットラインの一方に常に定常的
な電流を流すという形式がとられているかフらである。
そして第２の問題はアクセスタイムをより高速にするこ
とが困難であるということである。この第２の欠点を生
じさせる原因は２つある。第１の原因は、アクセスされ
たメモリセルからビットラインに情報を読出す際、当該
メモリセ５ル内のトランジスタを通して前記定常的な電
流を引き込みながら且つ同時に該ビットライン上に情報
を移し代えるわけであるから、当然に読出し速度にブレ
ーキがかけられてしまうことである。第２の原因として
はｇｍ（相互コンダクタンス）、主として前記ロードト
ランジスタＧ．ｎが挙げられる。一般に、アクセスタイ
ムの向上を図るにはＧ６は大きければ大きい程良いこと
が知られている。ところが、一方、Ｇ．．を大にするた
めにはトランジスタそのもののサイズを大にしなければ
ならないことも良く知られている。この場合、集積度の
増大を図るべく、結局Ｇ．．を小にする方向に設計され
てしまうのが普通であり、このためにアクセスタイムが
犠性となつてしまうこととなつた。そこで本出願人は上
記問題点を解決すべく、次のような半導体メモリ回路を
提案（本願と同日付出願の第１の提案特開昭５８−４１
４８４号）した。

これは、「一対のビツトラインと、該一対のビツトライ
ンに係合するメモリセルと、前記一対のビツトラインに
それぞれ挿入される一対のロードトランジスタと、該メ
モリセルをアクセスするためのワードラインとを含んで
なる半導体メモリ回路において、一対のレベルコンバー
タを設け、該一対のレベルコンバータはそれぞれ対応す
る前記一対のビツトラインの一方に現われる論理信号を
レベル変換してそれぞれ対応する前記一対のロードトラ
ンジスタの一方の制御電極に印加するようにした』こと
を特徴とするものである。

かくして、既述の．第１および第２の問題点はかなり効
果的に解決される。ところが前記アクセスタイムについ
て見ると、さらに工夫を施すことにより、これをもう少
し高速化できることが判明した。そこで、前記第１の提
案に対し、もう少し高速Ｊ化を図るべく、本願と同日付
出願の第２の提案特開昭５８−４１４８６号）を行なつ
た。

これは、『一対のロードトランジスタのＧＴｒ．をアク
セス時における情報によつて見かけ上可変とし、従来一
般における定常的な電流を当該情報に応じて制３御する
ようにした半導体メモリ回路（上記第１の提案）であつ
て、さらに一対のビツトラインに係合する一対のゲート
回路を設け、該ゲート回路は前記アクセスの開始直後に
発生せしめられるゲートパルスφ１によつて共に所定期
間オフとなり、４前記一対のロードトランジスタは該一
対のゲート回路のオフと共に実質的にオフ状態となるよ
うにした」ことを特徴とするものである。ところがこの
第２の提案によると、後述するように、アクセス直後に
電源■。

。と一対のビツトラインとを瞬断するため、Ｈレベルへ
充電されるべき側のビツトラインが迅速に当該Ｈレベル
へ移行しないという新たな欠点を生じさせてしまう。こ
れは実用上差し支えない範囲での、レベル変化の遅延で
あるが、要求性能に応じて、そのような遅延をも排除し
て最も迅速なレベル変化を実現できるようにしておくこ
とが必要である。なお、前述したＨレベルへの移行の遅
延をもたらす原因について後に詳述する。従つて本発明
の目的は、低消費電力であつて且つ上記第１および第２
の提案におけるアクセスタイムに対してさらに改良を加
えた半導体メモリ回路を提案することである。

上記目的に従い本発明は、前述したゲートパルスφ１に
よつて駆動制御される一対のゲート回路を一対の第１ゲ
ート回路とするとき、該ゲートパルスφ１と略同一のタ
イミングで発生し且つこれよりパルス幅の短いゲートパ
ルスφ２によつて駆動制御される一対の第２ゲート回路
を設け、該一対の第２ゲート回路はそれぞれ前記一対の
ビツトラインおよび電源間に接続されるようにし、前記
ゲートパルスφ２が発生している間該一対のビツトライ
ンを前記電源のレベルに急速に充電するようにしたこと
を特徴とするものであり、さらに好ましくは、第３ゲー
ト回路を設け、該第３ゲート回路は前記ゲートパルスφ
２によつてオンとなり前記一対のビツトライン間を短絡
するようにしたことを特徴とするものである。

以下図面に従つて本発明を説明する。

第１図は一般的なスタティック形半導体メモリ回路を示
す回路図である。

本図において、ＢＬおよび面は一対のビツトラインであ
り、該一対のビツトラインＢＬ，囮に係合して多数個の
メモリセルＭＣが配設される。該一対のビツトラインＢ
Ｌ，ｌには又、一対のロードトランジスタＱｌ，Ｑ２が
それぞれ挿入される。一方、メモリセルＭＣにはワード
ラインＷＬが係合しており、前記ビツトラインおよびワ
ードラインによつて所望のメモリセルＭＣが捕捉される
。なお、実際には多数個のメモリセル、多数対のビツト
ラインおよび多数本のワードラインが存在するが図示し
ていない。又、各ビツトライン対には情報書込み用のラ
イトバッファおよび情報読出し用のセンスアンプが設け
られているが図示していない。今仮にメモリセルＭＣ（
７）ＢＬ側に論理Ｌ（従つてｌ側に論理Ｈ）がストアさ
れているものとし、且つ今当該メモリセルＭＣがワード
ラインＷＬによりアクセスされたものとする。

この場合の各トランジスタの状態は先ず論理ＬおよびＨ
が図示するようにストアされていることからトランジス
タ９がオン、トランジスタＱ６がオフである。そして、
ワードラインＷＬよりアクセスがあつたことからトラン
ジスタＱ３およびトランジスタＱ４が共にオンとなる。
そうすると、トランジスタＱ３およびＱ５が共にオンに
なることから、電源■。

。よりアースＧＮＤに向つて図中点線のルートで、トラ
ンジスタＱ１を通して、電流１が流れる。これは、当該
メモリセルＭＣがアクセスされ続けている限り定常的に
流れるものであり、これが前述した定常的な電流である
。これは、とりもなおさず消費電力の無駄となつて現わ
れる（既述の第１の問題点）。一方、読出しアクセス時
についてみると、この定常一的な電流１をトランジスタ
Ｑ３および９で引きながら読出し動作を行なうことにな
ることから、メモリセルＭＣからみると、ビツトライン
ＢＬの容量負荷のみならずこの定常的な電流負荷も重畳
した形で読出し動作を行なわなければならずアクセスタ
イムの高速化が図れない（既述の第２の問題点）。そこ
で本出願人は前述の如く、本願と同日付出願（特開昭５
８−４１４８４号）の半導体メモリ回路（以下、第１の
提案の半導体メモリ回路と称す）により、上記問題を一
応解決した。

この第１の提案の半導体メモリ回路は、ロードトランジ
スタＱｌ，Ｑ２のＧｍに着目する。つまり、消費電力お
よびアクセスタイムに関し、これらを改良するように適
宜ＧＯを可変とする。具体的には、既述の如く、アクセ
スタイムの向上に関してはＧ．を大にし、又、消費電力
については前記電流１の立上り以降Ｇ．ｎを小にする。
ところが一般にこのＧ．．は固定的で且つ相対的に小で
ある。小であるのは実装密度を上げるためである。この
ため第１の提案の発明ではこのＧｍを適宜可変にするよ
う゛ルベルコンバータ′１を導入する。このレベルコン
バータは一対存在し、それぞれ対応する前記一対のビツ
トラインＢＬ，匪の一方に現われる論理信号をレベル変
換して、それぞれ対応する前記一対のロードトランジス
タの一方の制御電極に印加する働きをなす。第２図は第
１の提案の半導体メモリ回路の第１例を示す回路図であ
る。

本図において、第１図と同一の構成要素には同一の参照
記号を付して示す。従つて、本図中のＬＣｌおよびＬＣ
２が前記第１の提案の発明によつて導入された一対のレ
ベルコンバータである。レベルコンバータＬＣｌおよび
ＬＣ２はそれぞれ、ビツトラインＢＬおよびｌの論理信
号を受信してレベル変換し、これらをそれぞれロードト
ランジスタＱ１およびＱ２の各制御電極（図ではＦＥＴ
のゲート）に印加する。動作は次のとおりである。

第１図の説明を再び用いると、トランジスタ９側がＬ１
トランジスタα側がＨの状態でワードラインＷＬにより
当該メモリセルＭＣがアクセスされると、先ずは前記の
電流１が立上る。この電流１が立上る以前はビツトライ
ンＢＬの論理レベルは十分にＬに引き込まれておらずむ
しろＨのレベルにある。このビツトラインＢＬのレベル
Ｈを、レベルコンバータＬＣｌにより十分にレベル変換
して、ロードトランジスタＱ１のゲートに、十分高いＨ
レベルとして印加している。すると、該ロードトランジ
スタＱ１は十分にオン状態を維持していることになる。
（Ｇｍ大）。このオン状態で、先のように、メモリセル
ＭＣがアクセスされれば電流１は急速に立上ることにな
る。そしてこの電流１はトランジスタＱ３，Ｑ．を経て
アースＧＮＤに引き込まれビツトラインＢＬの論理はＬ
に向つて落ち込む。すると今度は、レベルコンバータＬ
ＣｌはこのＬに落ち込む論理レベルを十分にレベル変換
することになるから、ロードトランジスタＱ１のゲート
には十分低いＬレベルが印加される。このため、ロード
トランジスタＱ１は急速にオフになつてしまい、その後
このオフ状態を維持する（Ｇ．ｎ小）。かくの如く、ロ
ードトランジスタＱ１がメモリセルＭＣのアクセス後急
速にオフになることは極めて有益である。というのは、
メモリセルＭＣがフアクセスされると共に電流１が急速
に減少するから、メモリセルＭＣからみたとき、情報の
読出し動作中、本来のビツトラインの容量負荷のみが存
在し最早、電流負荷（電流１の引込みによる負荷）は存
在しなくなる。これはアクセスタイムの向上につながり
、既述の第２の問題点を排除したことになる。同時に、
電流１が急速に減少し且つそのままほぼ零を維持すると
いうことは、消費電力の改善につながり、既述の第１の
問題点を排除したことになる。第３図は第１の提案の半
導体メモリ回路の第２の例を示す回路図である。

本図において、第１図と同一の構成要素には同一の参照
記号を付して示す。従つて托および顧が該第１の提案の
発明によつて導入された一対のレベルコンバータである
。これらレベルコンバータＬＣ，［Ｃと前述のレベルコ
ンバータＬＣｌ，ＬＣ２との相違はＧ．ｎを変化させる
ための論理信号を自らの側より得るか（自己帰還形）又
は相手側より得るか（相互帰還形）にある。これは、メ
モリセルＭＣにおけるビツトライン対ＢＬ，ｌの論理の
相補性に着目したものである。従つて第３図のレベルコ
ンバータＬＣ，ヱはレベルの反転（Ｈ−＋Ｌ，Ｌ−Ｈ）
機能を併せ持つ。然し、動作原理と効果は第２図に示し
た半導体メモリ回路とほぼ同様である。前述したレベル
コンバータＬＣ，房は最も単純には共にインバータで良
い。又、レベルコンバータＬＣｌ，ＬＣ２はレベル反転
を伴わないから、該インバータを２段縦属接続したもの
を用いれば良い。インバータは極めて一般的であり、Ｆ
ＥＴが２個直列接続された，ものである。その形態はＣ
ＭＯＳ回路でもＥ（Ｅｒｌｌｌａｎｃｅｍｅｎｔ）／Ｄ
（ＤｅｐｌｅｔｉＯｎ）形回路でも構わない。ＣＭＯＳ
回路であれば、ロードトランジスタのゲートに対する定
常電流がほぼ零となり、消費電力の点で好ましい。然し
Ｅ／Ｄ形の回路を使！用しても、ロードトランジスタの
ゲート容量はビツトライン容量に比べれば極少であるか
ら、消費電力が問題となることは殆んどない。本出願人
はさらに前述した第２の提案をしている。

これは第１の提案におけるアクセスタイムに３関し、さ
らに改良を加えたものである。第４図は第２の提案の半
導体メモリ回路が有すべき動作特性を説明するための波
形図である。

ただし、本図中のｄ）欄は第１の提案の半導体メモリ回
路（第２、第３図）についての波形図であ４り、アクセ
スタイムにまだ改良の余地があることを示している。ア
クセスタイムとは、ビツトラインＢＬおよび匝間のレベ
ル差が所定の値を越えるまでの時間を意味するから、ｄ
）欄の波形ＢＬＢＩｘをさらにシャープに立上げ又は立
下げれば、アクセスタイムは向上する筈である。なお、
第４図中のａ）欄はロウアドレス入力、すなわちワード
デコーダに対し外部から印加されるアドレス信号油の波
形を示し、さらにｄ）欄はワードラインＷＬのレベル変
化を示す。メモリセルＭＣがアクセスされるときは、当
該ワードラインＷＬがＬからＨレベルに切換わる。この
第２の提案の発明を特徴づける波形は第４）図のｃ）お
よびｅ）欄に示される。

同ｅ）欄によれば、一対のビツトラインＢＬおよび匝間
のレベル差はシャープであり、アクセスタイムがｄ）欄
の場合よりも短縮されている。このようなアクセスタイ
ムの短縮が図れたのはゲートパルスφ１，（ｅ）欄）が
導入されたからに他ならない。該ゲートパルスφ１はア
クセスの開始（ロウアドレス入力の切換時）直後に発生
せしめられ、所定期間ｔの間ゲート回路をオフとする。
このゲート回路は第２の提案の発明に固有のものであり
、これについて図示する。第５図は第２図の回路中に第
２の提案の発明に係るゲート回路を組み込んだ一例を示
す回路図である。本図において参照記号φ１，Ｇ１１，
Ｇ１。を除く他の構成要素は既に説明したとおりである
。ここにＧｌｌおよびＧｌ．は一対の第１ゲート回路を
示し、図ではトランジスタとして示される。前述した設
例によれば、メモリセルＭＣをアクセスしたとき、ビツ
トラインＢＬの情報Ｌが読み出される。ビツトラインＢ
ＬのレベルはＬに向うため、やがてロードトランジスタ
Ｑ１は、レベルコンバータＬＣｌを介してオフとなりこ
のオフ状態を維持する。然し、かくの如くロードトラン
ジスタＱ１がやがてオフするのでは遅過ぎであり、前述
したように、この間メモリセルＭＣは前述した定常的な
電流を余計に引き込むことになる。そこで、一対の第１
ゲート回路ＧｌｌおよびＧｌ２をさらに導入し、ロード
トランジスタＱ１のオン，オフ如何に拘らず、電源■。
。との接続を、前記所定期間ｔ中しや断するものとする
。そうすると、メモリセスＭＣは余分な電流（前記定常
的な電流）を放電させることなしに即座にビツトライン
ＢＬをＬレベルへ導くことができる。このとき、ゲート
回路Ｇｌ２もオフとなるからビツトライ引正側の充電は
メモリセルＭＣ側から行なわれることになる。ただし、
ビツトラインＢＬが時刻ｔ１（第４図）で十分にＬレベ
ルになつた以降は、時刻Ｔ２（第４図）でゲート回路Ｇ
ｌｌおよびＧｌ２をオンとし、ビツトライン■をＶｃＯ
側より急速に充電する（このときロードトランジスタＱ
２もオンになつている）。なお、ゲート回路Ｇｌｌが時
刻Ｔ２以降にオンになつても、ロードトランジスタＱ１
の方は既にオフしておりビツトラインＢＬ（７）Ｌレベ
ルを変化させることはない。ところで本発明は、上記第
１の提案に対しては１勿論、上記第２の提案に係る半導
体メモリ回路よりもさらにアクセスタイムの短縮が図れ
るようにするものである。

前述の説明では、ひたすら、Ｌレベル側のビツトライン
ＢＬにおける定常的な電流の抑圧のみを考えて来た。然
し、Ｈレベル側の−ビツトライＡＷにおける充電という
ことにも目を向けるべきである。というのは、今Ｈレベ
ルに設定されているビツトライン酊「において、第５図
の第１ゲート回路Ｇｌ２が、ゲートパルスφ１の発生中
オフになると、電源ＶｃｃレベルＨへの充一電のルート
が断たれてしまう。そうすると、当該ビットライン肛の
Ｈレベルへの充電はメモリセルＣＭから行なわれねばな
らないことになる。然しながらメモリセルＭＣ内には、
第１図〜第３図に具体的に示す如く高抵抗Ｒｈがあり、
このＲｈ（本例の場合、右側のＲｈ）を通して電源ＶＯ
。からの充電がなされなければならないから急速なＨレ
ベルへの移行が望めない。これが、アクセスタイムの向
上が阻害される原因である。又、この高抵抗Ｒｈの存在
はいわゆる誤書込みの原因をももたらすことも留意すべ
きである。

すなわち、同一ビツトライン中にある複数のメモリセル
のうち、あるワードラインによつて選択されたメモリセ
ルＭＣの情報とその次に他のワードラインによつて選択
されたメモリセルＭＣの情報との論理が逆である場合、
後に選択されたメモリセルＭＣにおけるＨレベル側の情
報が先に選択されたメモリセルＭＣにおけるＬレベル側
の情報によつて書き消され且つ書き換えられてしまうの
である。これは例えば第３図を参照すると、トランジス
タＱ６のＨレベルは高抵抗Ｒｈを通して徐々に形成され
るのに対し、トランジスタα側のＬレベルは即座にアー
スＧＮＤによつて形成されることを考えれば明らかであ
る。いずれにせよ、Ｈレベル側へ移行すべきビツトライ
ンのレベル変化が緩慢であることが、上記アクセスタイ
ムならびに誤書込みに関し悪影響を与えている。

そして、前述した第１の提案におけるロードトランジス
タのオフ、および第２の提案における第１ゲ△ト回路の
オフがそのような悪影響にさらに拍車をかけることにな
つた。そこで本発明は、次のような半導体メモリ回路を
提案する。第６図は第５図に示した第２の提案の回路に
本発明を適用した一例を示す回路図である。木図におい
て、中央のＧ２ｌ，Ｇ２２，Ｇ３，φ２を除けば、全て
既に説明した構成要素である。すなわち一対の第２ゲー
ト回路Ｇ２ｌ，Ｇ２。，第３ゲート回路Ｇ３ならびにゲ
ートパルスφ２が本発明を特徴づける構成要素である。
この本発明による半導体メモリ回路の動作は次のとおり
であり、第７図を参照すると明らかとなる。第７図は第
６図に示した半導体メモリ回路の動作説明に用いる波形
図である。ただし、第７図のａ），ｂ）およびｄ）欄は
第４図のａ），ｂ）およびｃ）欄と全く同じである。こ
こで注目すべきはｅ）欄のゲートパルスφ２であり、ゲ
ートパルスφ１と同一タイミングで発生するが、そのパ
ルス幅はゲートパルスφ１のそれよりは短い。このゲー
トパルスφ２が第６図に示す．一対の第２ゲート回路Ｇ
２ｌ，Ｇ２２に印加されると、これらは共にオンとなり
、電源■Ｃｃに直接つながる。このため、ビツトライン
が第１ゲート回路Ｇｌｌ，Ｇｌ２のオフによつて、電源
からしや断されていても、第２ゲート回路Ｇ２ｌ，Ｇ２
。のオンによつて急速に電源Ｖｃｃレベルに充電される
。かくして、今、Ｈレベルに充電されようとしているビ
ツトライン面は急速に充電され（逆にビツトラインＢＬ
がＨレベルに充電される場合も同じ）、アクセスタイム
は向上し、又、前述の誤書込みは排除され５る。この場
合、ビツトラインＢＬはＬレベルに引き込まれる状態に
あるため、第２ゲート回路Ｇ２ｌをオンにして該ビツト
ラインＢＬまでもＨレベルに引き上げようとするのは無
駄であるように思われる。つまり、一対のビツトライン
中、Ｈレベル！θに引き上げる側のビツトラインにつな
がる第２ゲート回路（Ｇ２ｌ又はＧ２．）のみをオンに
すれば良いのではないかという疑問を生ずるかもしれな
い。ところが、ゲートパルスφ２はアクセス直後に瞬時
的に発生するものであり、その都度、いずれか一方の第
２ゲート回路を選択し択一的に、相当する側の第２ゲー
ト回路にのみこれを印加するのは煩しい。又、もしそう
したとしてもそれ程利点はないのである。というのは、
Ｌレベルにすべきビツトラインに対し瞬時的（φ２の間
）にＨレベルを与えても、Ｌレベルにすべき側のｌ・ラ
ンジスタ９又はｑは直接アースＧＮＤされており、Ｈレ
ベルから当該Ｌレベルに向うことはかなり高速度で完了
できるからである。とにかく、高抵抗Ｒｈの存在によつ
てＨレベルへの移行が緩慢になされるビットラインに、
外部から強制的にＨレベルが与えられることの意義は大
である。本発明は、さらに好ましくは第３ゲート回路Ｇ
３を設ける。

この第３ゲート回路Ｇ３も又ゲートパルスφ２によつて
オンとなるが、その役割はビツトラインＢＬおよび匝間
を短絡することである。とにかく、前述したように、Ｈ
レベル側への移行を迅速に行なうというのが本発明の趣
旨であり、特にＬレベルからＨレベルへの移行は最も時
間がかかるから、一対のビツトラインＢＬおよび？の相
補性に着目し、アクセスの直後に、両ラインＢＬ，？を
短絡すれば、Ｌレベル側の電位は相手方のＨレベルの電
位によつて幾分でも速く充電され、Ｈレベルへの移行は
より迅速に完了するのである。又、このように両ビツト
ラインＢＬ，ｌを短絡することは、読出し毎に両ビツト
ラインにリセットをかけることになり、第７図のｆ）欄
における一定レベルＰから両ビツトラインのレベルが上
下に分れることになる。

このように必ず一定のレベこルＰからレベル変化が移行
するようにしておくことにより、当該アクセスの直前に
おけるビツトラインのレベルに拘らずこれを一律にレベ
ルＰにリセットできるからアクセスタイムの向上に有利
になる。すなわち、同一ビツトラインに関し、先に３Ｈ
レベルであつたものを次にＬレベルに切り換える際、（
Ｈ→Ｌ）に要した切り換わり時間を、一定のＰレベルか
らＬレベル（Ｐ−＋Ｌ）への切り換わり時間に短縮可能
となる。なぜなら、レベル基（１Ｐ上ｌ）はレベル差（
１Ｈ上ｌ）より小だからである。第７図のｆ）欄は第４
図のｅ）欄に、第７図のｃ）欄は第４図のｄ）欄に対応
するものであるが、第７図のｃ），ｆ）は、第４図のｄ
），ｅ）に比して波形変化の表現を異ならせて）いる。
ただし本質的な相違はない、なお、第７図のｃ）欄が従
来一般のレベル変化を示すのに対し、第７図のｆ）欄は
本発明によりアクセスタイムが向上した場合のレベル変
化を示す。以上説明したように本発明によれば、低消費
電力で、アクセスタイムが高速であり、且つ誤書込みの
ない半導体メモリ回路が実現される。

【図面の簡単な説明】

第１図は一般的なスタティック形半導体メモリ回路を示
す回路図、第２図は第１の提案の半導体メモリ回路の第
１例を示す回路図、第３図は第１の提案の半導体メモリ
回路の第２の例を示す回路図、第４図は第２の提案の半
導体メモリ回路が有すべき動作特性を説明するための波
形図、第５図は第２図の回路中に第２の提案の発明に係
るゲート回路を組み込んだ一例を示す回路図、第６図は
第５図に示した第２の提案の回路に本発明を適用した一
例を示す回路図、第７図は第６図に示した半導体メモリ
回路の動作説明に用いる波形図である。 ＭＣ・・・・・・メモリセル、ＢＬ，肛・・・・・・ビ
ットライン対、Ｑｌ，Ｑ２・・・・・ロードトランジス
タ対、ＬＣｌ９ＬＣ２９ＬＣ，［ｄ◆●●◆●●レベル
コンバｉ夕、ＷＬ・・・・ワードライン、Ｇｌｌ，Ｇｌ
２・・・・・・第１ゲート回路、Ｇ２ｌ，Ｇ２２・・・
・・・第２ゲート回路、Ｇ３・・・・・・第３ゲート回
路、φ１，φ２ ・・・・ゲートパルス。

Claims (1)

1. 【特許請求の範囲】 １ 一対のビットラインと、該一対のビットラインに係
   合するメモリセルと、前記一対のビットラインにそれぞ
   れ挿入され且つ電源に接続する一対のロードトランジス
   タと、該メモリセルをアクセスするためのワードライン
   と、一対のレベルコンバータとを有し、該一対のレベル
   コンバータはそれぞれ対応する前記一対のビットライン
   の一方に現われる論理信号をレベル変換してそれぞれ対
   応する前記一対のロードトランジスタの一方の制御電極
   に印加するようになし、さらに前記一対のビットライン
   にそれぞれ係合する一対の第１ゲート回路を設け、該一
   対の第１ゲート回路は前記アクセスの開始直後から所定
   期間発生せしめられるゲートパルスφ＿１によつてオフ
   となり且つ該一対の第１ゲート回路のオフによつて前記
   一対のロードトランジスタを実質的にオフ状態とするよ
   うに構成した半導体メモリ回路において、一対の第２ゲ
   ート回路を設け、該一対の第２ゲート回路は、前記電源
   および前記一対のビットライン間にそれぞれ挿入され且
   つ前記ゲートパルスφ＿１と略同一タイミングで発生し
   てこれよりパルス幅の短いゲートパルスφ＿２によつて
   共にオンとなることを特徴とする半導体メモリ回路。 ２ 前記一対のビットライン間に接続され且つ前記ゲー
   トパルスφ＿２によつてオンとなる第３ゲート回路をさ
   らに備える特許請求の範囲第１項記載の半導体メモリ回
   路。