JPS6051324A - Ｃｍｏｓ電圧変換回路 - Google Patents
Ｃｍｏｓ電圧変換回路Info
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- JPS6051324A JPS6051324A JP58159311A JP15931183A JPS6051324A JP S6051324 A JPS6051324 A JP S6051324A JP 58159311 A JP58159311 A JP 58159311A JP 15931183 A JP15931183 A JP 15931183A JP S6051324 A JPS6051324 A JP S6051324A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＣＭＯ Ｓ （相補型絶縁ゲート型半導体装
置３回路に係り、特に低電圧電源系回路と高電圧電源系
回路との間で信号電圧の変換を行なうためのＣＭ（ＪＳ
電圧変換回路に関する。
置３回路に係り、特に低電圧電源系回路と高電圧電源系
回路との間で信号電圧の変換を行なうためのＣＭ（ＪＳ
電圧変換回路に関する。
この種の従来のＣλ１０８％ｆ、圧変検回路は、第１図
に示すように構成されていた。即ち、ｖＩは低電圧電源
Ｖｃｃ（たとえば＋５ｖ）系の回路からの入力電圧であ
って、その変化範囲はＱｖ〜＋５ｖである１、ＩはＮチ
ャンネルＭ（、ｌ５−ＦＥＴ（電界効果トランジスタ、
以下単にトランジスタと言う〕であり、そのゲートに前
記入力電圧Ｖｉが入力し、ソースは接地され、ドレイン
はＰチャンネルＭＯＢ）ランジスタ２のドレインに接地
されると共にＣＭＯＳインバータ３の入力端に接５１先
される。上記トランジスタＴ２のゲートは接地され、ソ
ースは高電圧電源ｖｐｐ〔たとλば＋２０ｖ〕に接続さ
れている。また。
に示すように構成されていた。即ち、ｖＩは低電圧電源
Ｖｃｃ（たとえば＋５ｖ）系の回路からの入力電圧であ
って、その変化範囲はＱｖ〜＋５ｖである１、ＩはＮチ
ャンネルＭ（、ｌ５−ＦＥＴ（電界効果トランジスタ、
以下単にトランジスタと言う〕であり、そのゲートに前
記入力電圧Ｖｉが入力し、ソースは接地され、ドレイン
はＰチャンネルＭＯＢ）ランジスタ２のドレインに接地
されると共にＣＭＯＳインバータ３の入力端に接５１先
される。上記トランジスタＴ２のゲートは接地され、ソ
ースは高電圧電源ｖｐｐ〔たとλば＋２０ｖ〕に接続さ
れている。また。
前記ＣＭＯＳインバータ３もｖｐｐ電源が加えられてい
る。
る。
而して、入力電圧ＶｉがＯｗのときには、駆動用のトラ
ンジスタｌがオフであり、そのドレインには負荷用のト
ランジスタ２′ｆｒ、通じてＶＦＰ電源電圧が現われ、
ＣＭＯＳインバータ３の出力電圧ｖ８はＯｖになる。こ
れに対して。
ンジスタｌがオフであり、そのドレインには負荷用のト
ランジスタ２′ｆｒ、通じてＶＦＰ電源電圧が現われ、
ＣＭＯＳインバータ３の出力電圧ｖ８はＯｖになる。こ
れに対して。
入力ｉｉ ＥＥ Ｖ ｉが＋５ｖのときには、駆動用の
トランジスタｌはオンになり、そのドレインの電圧けＯ
ｖになり、ＣＲ１０Ｓインバータ３の出力電圧ＶＯはｖ
ｐｐ冗源電源電圧る。
トランジスタｌはオンになり、そのドレインの電圧けＯ
ｖになり、ＣＲ１０Ｓインバータ３の出力電圧ＶＯはｖ
ｐｐ冗源電源電圧る。
上記電圧変換回路においては、負荷素子（トランジスタ
２）が必要であり、駆動用のトランジスタｌはその負荷
が太きければＣＭ ＯＳインバータ３の入力をＯｖにす
るときに大きな駆動力を必要とすると共に大電流が流れ
、負荷を小さくすれば駆動用トランジスタＩのドレイン
電圧の立上りか遅くなり、ＣＭＯＳインバータ３の出力
電圧ｖＢの立下りが遅くなるという問題があった。また
、入力電圧ｖ１が＋５ｖの間に。
２）が必要であり、駆動用のトランジスタｌはその負荷
が太きければＣＭ ＯＳインバータ３の入力をＯｖにす
るときに大きな駆動力を必要とすると共に大電流が流れ
、負荷を小さくすれば駆動用トランジスタＩのドレイン
電圧の立上りか遅くなり、ＣＭＯＳインバータ３の出力
電圧ｖＢの立下りが遅くなるという問題があった。また
、入力電圧ｖ１が＋５ｖの間に。
駆動用トランジスタＩがオンになり、Ｖｐｐ電３−
源→負荷用トランジスタ２→駆励用トランジスタＩ−＋
接地の経路を貫通する直流電流が流れるので、消費電流
が大きくなる欠点があった。
接地の経路を貫通する直流電流が流れるので、消費電流
が大きくなる欠点があった。
本発明は上記の事情に鑑みてなされたもので。
直流電流が流れず、消費電力が少なく、入力信号を高速
で伝達し得るＣＭＯ８電圧菱換回路を提供するものであ
５゜ 〔発明の概要〕 即ち、本発明のＣＭ（Ｊ８電圧変換（ｉ！１路は、ゲー
トが第１基季電源に接続された第五導電形の第１のＭＯ
ｆｌ＞）ランジスタＴ８とゲートが第２基準翫源に接続
された第２導電形の第２のＭＯＳトラン？ンヌタＴ、の
各一端間にコンデンサＣ′に接続し、谷他端相互を共通
接続して高電圧電源系で動作する（：ＭＯＳインバータ
の入力端に−ｉ＆続し、鰯３基準電源と前記第２のトラ
ンジスタＴ２の一端との間にダイオードＤｓｋ接続して
なり、ｒ１１ＪＩ己あｌのトランジスタＴ、の一端に低
電ｌＥＩ：電源系からの入力信号全高き、前記ｃＭｏｓ
４− オンバータの出力端から高電圧電源系に変換された信号
を導き出すことを特徴とするものである。
で伝達し得るＣＭＯ８電圧菱換回路を提供するものであ
５゜ 〔発明の概要〕 即ち、本発明のＣＭ（Ｊ８電圧変換（ｉ！１路は、ゲー
トが第１基季電源に接続された第五導電形の第１のＭＯ
ｆｌ＞）ランジスタＴ８とゲートが第２基準翫源に接続
された第２導電形の第２のＭＯＳトラン？ンヌタＴ、の
各一端間にコンデンサＣ′に接続し、谷他端相互を共通
接続して高電圧電源系で動作する（：ＭＯＳインバータ
の入力端に−ｉ＆続し、鰯３基準電源と前記第２のトラ
ンジスタＴ２の一端との間にダイオードＤｓｋ接続して
なり、ｒ１１ＪＩ己あｌのトランジスタＴ、の一端に低
電ｌＥＩ：電源系からの入力信号全高き、前記ｃＭｏｓ
４− オンバータの出力端から高電圧電源系に変換された信号
を導き出すことを特徴とするものである。
以下１図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図はＲＩ Ｏ８集稍回１路に形成されたＣ ＩＳＩ
ＣＩ８電圧変換回路を示しており１人は入力ノードで
あって低電圧系であるＶｃｃ電源回路から入力電圧ｖｉ
が導かれる。Ｔ、〜Ｔ４はそれぞれエンハンスメント（
抑型Ｍ０８トランジスタであり。
ＣＩ８電圧変換回路を示しており１人は入力ノードで
あって低電圧系であるＶｃｃ電源回路から入力電圧ｖｉ
が導かれる。Ｔ、〜Ｔ４はそれぞれエンハンスメント（
抑型Ｍ０８トランジスタであり。
ＴｉおよびＴ、はＮチャンネル型 ｌ１ｌＩおよびＴ４
はＰチャンネル型であり、Ｔ、およびＴ。
はＰチャンネル型であり、Ｔ、およびＴ。
はＣＭＯＳインバータエを形成している。上記トランジ
スタＴＩおよびＴ！はソース相互がコンデンサｃ２介し
て接続され、ドレイン相互が共通接続され、トランジス
タ１“１のゲートは第１基準電源ｖｌに接続され、トラ
ンジスタＴ！のゲートは第２基準電源Ｖ、に接続されて
いる。
スタＴＩおよびＴ！はソース相互がコンデンサｃ２介し
て接続され、ドレイン相互が共通接続され、トランジス
タ１“１のゲートは第１基準電源ｖｌに接続され、トラ
ンジスタＴ！のゲートは第２基準電源Ｖ、に接続されて
いる。
上記コンデンサＣとトランジスタＴ１との接続点は前記
へカソードＡに接続されており、前記コンデンサＣとト
ランジスタＴ２との接続点ＣノードＢ】は第１のダイオ
ードＤＩを逆方向に介して第３基準電源Ｖ、に接続され
ている。そして、前記トランジスタＴ、、Ｔ！のドレイ
ン相互接続点ｃノードＤ）は、ＣＭ（ＪＳインバータエ
の入力端に接続されると共に第２のダイオードＤｚ ｋ
順方向に介して第４基準電源ｖ４に接続されている、な
お、ＣＭＯＳインバータエは、上記電源Ｖ、と接地端と
の間に接続されており、その出力ノードｉＥで表わして
いる。また、コンデンサＣはＣλ１０ＳインバータＩの
入力端よりも大きい容ｄ値を有するように形成されてい
る。
へカソードＡに接続されており、前記コンデンサＣとト
ランジスタＴ２との接続点ＣノードＢ】は第１のダイオ
ードＤＩを逆方向に介して第３基準電源Ｖ、に接続され
ている。そして、前記トランジスタＴ、、Ｔ！のドレイ
ン相互接続点ｃノードＤ）は、ＣＭ（ＪＳインバータエ
の入力端に接続されると共に第２のダイオードＤｚ ｋ
順方向に介して第４基準電源ｖ４に接続されている、な
お、ＣＭＯＳインバータエは、上記電源Ｖ、と接地端と
の間に接続されており、その出力ノードｉＥで表わして
いる。また、コンデンサＣはＣλ１０ＳインバータＩの
入力端よりも大きい容ｄ値を有するように形成されてい
る。
次に、上記ＣＭ ｏ ｓ電圧変換回路の動作を第３図を
参照して説明する。ここで、トランジスタＴ１〜Ｔ、の
それぞれの闇値′電圧’ｚＶＴＮ＊＋ＶＴＦ、 、ＶＴ
Ｈｓ、 ＶＴＰ、 、第１のダイオードＤ１の順方向電
圧ｆ Ｖ Ｆで表わすものとする。
参照して説明する。ここで、トランジスタＴ１〜Ｔ、の
それぞれの闇値′電圧’ｚＶＴＮ＊＋ＶＴＦ、 、ＶＴ
Ｈｓ、 ＶＴＰ、 、第１のダイオードＤ１の順方向電
圧ｆ Ｖ Ｆで表わすものとする。
Ａ、先ず入力電圧ＶｉがＱ ｖ−＋Ｖ ａａ （／Ｃ変
化する場合。
化する場合。
（’ ＡＩ ） 、 Ｏｖ≦Ｖ ＋ （Ｖ、−ＶＴＨｓ
（７）範囲で／ はトランジスタｙ＝はオンであり、トランジトランジス
タＴ島はオフ、トランジスタＴ。
（７）範囲で／ はトランジスタｙ＝はオンであり、トランジトランジス
タＴ島はオフ、トランジスタＴ。
はオンであり、出力電圧ＶｏはＶｏ＝Ｖ、である。
（Ａ、） 、Ｖｌ−ｖ’ｒＮ、≦ｖ ｉ≦ｌ ＶＴＦ、
ｌ ＋Ｖｙ−：十Ｖ 、−Ｖ 、の範囲ではトランジ
スタＴ１はオフになり、トランジスタＴ！はオフのまま
であり、／−）”Ｄ（Ｄ電圧Ｖ Ｄ ハＶ Ｄ ＝ Ｖ
、 −ＶＶＴＮＩＶｃ、接続され、ｖｏ＝ｖ＊ｏまま
テアル。
ｌ ＋Ｖｙ−：十Ｖ 、−Ｖ 、の範囲ではトランジ
スタＴ１はオフになり、トランジスタＴ！はオフのまま
であり、／−）”Ｄ（Ｄ電圧Ｖ Ｄ ハＶ Ｄ ＝ Ｖ
、 −ＶＶＴＮＩＶｃ、接続され、ｖｏ＝ｖ＊ｏまま
テアル。
（Ａ、） 、ＩＶ’ＴＦｌｌＩ＋ＶＦ＋Ｖ、 −Ｖ、（
Ｖｉ（Ｖｃｏ （７）範囲ではトランジスター゛１はオ
フのままであり。
Ｖｉ（Ｖｃｏ （７）範囲ではトランジスター゛１はオ
フのままであり。
トランジスタＴ、はオンになり、ノードＢの電位ＶＢに
よってインバーターの入力端のノードＤが充電すれ、Ｖ
Ｄ＝Ｖ、−ＶＦ＋Ｖｉとしておけば。
よってインバーターの入力端のノードＤが充電すれ、Ｖ
Ｄ＝Ｖ、−ＶＦ＋Ｖｉとしておけば。
Ｖｉ＝ｌ ＶＴ Ｐ！ｌ −１−ＶＦ＋Ｖ、 −Ｖ。
のとき、したがってノードＤの電圧ＶＤがＶＤ＝（Ｖｓ
−ＶＦ）＋（ｌＶ？Ｆｆｆｉｌ＋Ｖ？＋Ｖ、−Ｖ、）＝
Ｖ、 ＋１ＶＴｐ！ｌ まで上昇したとき、トランジスタＴ、がオフ。
−ＶＦ）＋（ｌＶ？Ｆｆｆｉｌ＋Ｖ？＋Ｖ、−Ｖ、）＝
Ｖ、 ＋１ＶＴｐ！ｌ まで上昇したとき、トランジスタＴ、がオフ。
トランジスタＴ、がオンになり、出力電圧ＶＯはＶａａ
→Ｏｖに反転する。
→Ｏｖに反転する。
８１次に入力電圧ＶｉがＶａｃ→Ｏｖに変化する場合。
（Ｂ 、） 、ＩＶＴＰ、 ｌ＋Ｖ’Ｆ＋Ｖ、 −Ｖｓ
（Ｖｉ≦Ｖａｏ）範囲ではトランジスタＴ８はオンであ
り、トランジスタＴ、はオフであり、Ｖｎ＝Ｖ３−Ｖｙ
＋Ｖ！であり、トランジスタＴ、はオン、トランジスタ
Ｔ、はオフであり、Ｖ；＝ＯＶである。
（Ｖｉ≦Ｖａｏ）範囲ではトランジスタＴ８はオンであ
り、トランジスタＴ、はオフであり、Ｖｎ＝Ｖ３−Ｖｙ
＋Ｖ！であり、トランジスタＴ、はオン、トランジスタ
Ｔ、はオフであり、Ｖ；＝ＯＶである。
（Ｂ、）、Ｖ、−ＶＴＮ１≦Ｖｉ≦ｌ ＶｔｐＨ＋ＶＦ
＋Ｖ、−Ｖ、の範囲ではトランジスタＴ！はオフになり
、トランジスタＴ、はオフのままであり、Ｖ Ｄ＝ ｌ
ＶＴｐ、 ｌ＋Ｖ、Ｋ保持サレ、ｖ０＝Ｏｖのままで
ある。
＋Ｖ、−Ｖ、の範囲ではトランジスタＴ！はオフになり
、トランジスタＴ、はオフのままであり、Ｖ Ｄ＝ ｌ
ＶＴｐ、 ｌ＋Ｖ、Ｋ保持サレ、ｖ０＝Ｏｖのままで
ある。
（Ｂｍ ） 、 Ｏ’ｖ≦Ｖ ｉ （Ｖ、−ＶＴＪ （
７）範囲テはトランジスタＴ、はオフのままであり、ｌ
ランジスタテ、はオンになり％Ｖ Ｄ ＝ Ｖ ｌでア
ル、そして、Ｖｉ＝Ｖ、−ｖτＨ１ｏとき。
７）範囲テはトランジスタＴ、はオフのままであり、ｌ
ランジスタテ、はオンになり％Ｖ Ｄ ＝ Ｖ ｌでア
ル、そして、Ｖｉ＝Ｖ、−ｖτＨ１ｏとき。
トランジスタＴＩがオンになり、ｙ−ドＤの電圧νＤが
Ｖ Ｄ ＝ Ｖ、−ＶＴＮ、になり、トランジスタＴ、
がオフ、トランジスタＴ４がオンニナｌ、） 、 出力
１’：ｑ 圧Ｖ ｏ ハＯＶ−＋Ｖ ａｃに反転する。
Ｖ Ｄ ＝ Ｖ、−ＶＴＮ、になり、トランジスタＴ、
がオフ、トランジスタＴ４がオンニナｌ、） 、 出力
１’：ｑ 圧Ｖ ｏ ハＯＶ−＋Ｖ ａｃに反転する。
なお、トランジスタＴ１がオンにｉったとき、ノードＤ
の電右を入カソードへへ放電してノードＤの電位ＶＤを
Ｖ＋に引き下げるのであるが、このときノードＤの電位
Ｖ’ Ｄが高過ぎると上狛放電に時間がかかり過ぎるの
で。
の電右を入カソードへへ放電してノードＤの電位ＶＤを
Ｖ＋に引き下げるのであるが、このときノードＤの電位
Ｖ’ Ｄが高過ぎると上狛放電に時間がかかり過ぎるの
で。
第２のダイオードＤ、によってノードＤの電位Ｖｎの最
大値をＶ、電＃、電位に抑えている。
大値をＶ、電＃、電位に抑えている。
上記したようなＣＭ ＯＳ電圧変換回路によれば、基準
電源Ｖ４を高電圧系とすれば、低電圧系Ｖｃａから高電
圧系Ｖ、への信号電圧変換が可能である。そして、トラ
ンジスタＴ１ 、Ｔ、のスイッチ動作の組み合わせによ
ってノードＤの電位ＶＤがヒステリシス特性を持つので
、イン変化し、出力気圧ＶＯの立上り、立下りは急峻に
なり、信号伝達が高速に行なわれる。また。
電源Ｖ４を高電圧系とすれば、低電圧系Ｖｃａから高電
圧系Ｖ、への信号電圧変換が可能である。そして、トラ
ンジスタＴ１ 、Ｔ、のスイッチ動作の組み合わせによ
ってノードＤの電位ＶＤがヒステリシス特性を持つので
、イン変化し、出力気圧ＶＯの立上り、立下りは急峻に
なり、信号伝達が高速に行なわれる。また。
安定状部において電源・接地端間を貫通する直流′電流
が流れることはなく、消費電流は少ない。
が流れることはなく、消費電流は少ない。
なお、前記第１のダイオードＤ、とじて、第４図に示す
ようにドレイン・ゲート相互が接続されたＮチャンネル
Ｅ ’Ａ Ｍ ＯＢ トランジスタＴ。
ようにドレイン・ゲート相互が接続されたＮチャンネル
Ｅ ’Ａ Ｍ ＯＢ トランジスタＴ。
あるいは第５図に示すようにドレイン・ゲート相互が接
続されたＰテヤンイ、 ｔｔｌＦｊ型Ｍ（ＪＳ ）ラン
ジスタＴ、？：使用してもよい。即ち、第４図のＮチャ
ンネルトランジスタＴｆｆは、ドレイン・ゲートが基準
電源Ｖ、に接続され、ソースがノードにＢＫ接続され、
基板頭載（Ｐ型）が最低′岨位端（接地端）に接続され
ている。また、第５図のＰチャンネルトランジスタＴａ
は、ドレイン・ゲートがノードＢＫ接琥され、ソースが
九ｒ電源ｖ３に接続されている。この場合、基準電源Ｖ
、〜ｖ３の電圧をたとえばＶｃｑにすれば、ノードＢ０
り電圧ＶＩ３の最大値は約２Ｖａｃになるので、上記ノ
ードＢにソースが接続されるＩ・ランジスタＴａ−Ｔｔ
（第２図参照〕の基板領域ＣＮ型ノ全最ｔｊ電位端（罠
とえば２νｃｃ電位端］に接続しておくものとする。
続されたＰテヤンイ、 ｔｔｌＦｊ型Ｍ（ＪＳ ）ラン
ジスタＴ、？：使用してもよい。即ち、第４図のＮチャ
ンネルトランジスタＴｆｆは、ドレイン・ゲートが基準
電源Ｖ、に接続され、ソースがノードにＢＫ接続され、
基板頭載（Ｐ型）が最低′岨位端（接地端）に接続され
ている。また、第５図のＰチャンネルトランジスタＴａ
は、ドレイン・ゲートがノードＢＫ接琥され、ソースが
九ｒ電源ｖ３に接続されている。この場合、基準電源Ｖ
、〜ｖ３の電圧をたとえばＶｃｑにすれば、ノードＢ０
り電圧ＶＩ３の最大値は約２Ｖａｃになるので、上記ノ
ードＢにソースが接続されるＩ・ランジスタＴａ−Ｔｔ
（第２図参照〕の基板領域ＣＮ型ノ全最ｔｊ電位端（罠
とえば２νｃｃ電位端］に接続しておくものとする。
また、上記第１のダイオードＤ１は１個に限らず、彼数
個区列接続してもよい。
個区列接続してもよい。
また、第２図のノードＤの電圧Ｖ Ｄ ｙｃ安定に保持
する目的で、ノードＤＱリーク電流を補償するために厄
６図に示すように負荷具子（たとえばＰテヤンネノシＭ
Ｏ８）ランジスタＴｙ）ｋ追刀口してもよい。このトラ
ンジスタ＋１＋７は、ソースが第４基準電源Ｖ、に接続
され、ゲートが出力ノードＩＩＣ接続され、ドレインが
ノードＤに接続され、基板頭載（Ｎ型〕が基準電源Ｖ。
する目的で、ノードＤＱリーク電流を補償するために厄
６図に示すように負荷具子（たとえばＰテヤンネノシＭ
Ｏ８）ランジスタＴｙ）ｋ追刀口してもよい。このトラ
ンジスタ＋１＋７は、ソースが第４基準電源Ｖ、に接続
され、ゲートが出力ノードＩＩＣ接続され、ドレインが
ノードＤに接続され、基板頭載（Ｎ型〕が基準電源Ｖ。
に接続されたものであり、リーク電流補償用であるから
ディメンジョンは非常に小さいものである。また、上記
トランジスタＴ１のドレイン。
ディメンジョンは非常に小さいものである。また、上記
トランジスタＴ１のドレイン。
−】１−
ｊＡ領域間に存在するＰＮ接合を第２のダイオードＤ、
の代わりとして利用することが可能である。
の代わりとして利用することが可能である。
なお、上記各実施例において、第２のダイオードｌ）２
は必らずしも使用しなくてもよく、省略してもよい。
は必らずしも使用しなくてもよく、省略してもよい。
まン近、第１−纂４基卒電源（Ｖ、−、Ｖ番 ）２低電
圧系Ｕ源Ｖｃｃとして、上記実施例では正電圧を用いた
が、負電圧を用いる場合には使用トランジスタのＰチャ
ンネルとＮチャンネルとを逆にすればＪ：い。
圧系Ｕ源Ｖｃｃとして、上記実施例では正電圧を用いた
が、負電圧を用いる場合には使用トランジスタのＰチャ
ンネルとＮチャンネルとを逆にすればＪ：い。
ヒ述したように本発明のＣｂｒｔ ＯＳ電圧変換回路に
よれば、直流電流が；届れず、消費′電力が少なく、入
力信号全高速で伝達することができる。
よれば、直流電流が；届れず、消費′電力が少なく、入
力信号全高速で伝達することができる。
第１図は従来のＣＭＯＳ電圧変換回路を示す回路図、第
２図は本発明に係るＣ Ｍ ＯＦ】電圧変換回路の一英
施例を示す回路図、第３図は第２図の動作説明のために
示す特性図、第４図およ１２− ９ｉ５図はそれぞれ第２図のダイオードＤ、の具体例を
示す回路図、第６図は本発明の他の実施例全示す回路図
である。 Ｔ１〜Ｔ、・・・Ｍ （Ｊ ８ ）ランジスタ、Ｃ・・
・コンデンサ、ＤＸ・・・ダイオード、工・・・ＣＭＯ
Ｓインバータ、Ａ・・・入力ノード、Ｅ・・・出力ノー
ド、■１〜Ｖ、・・・電源。
２図は本発明に係るＣ Ｍ ＯＦ】電圧変換回路の一英
施例を示す回路図、第３図は第２図の動作説明のために
示す特性図、第４図およ１２− ９ｉ５図はそれぞれ第２図のダイオードＤ、の具体例を
示す回路図、第６図は本発明の他の実施例全示す回路図
である。 Ｔ１〜Ｔ、・・・Ｍ （Ｊ ８ ）ランジスタ、Ｃ・・
・コンデンサ、ＤＸ・・・ダイオード、工・・・ＣＭＯ
Ｓインバータ、Ａ・・・入力ノード、Ｅ・・・出力ノー
ド、■１〜Ｖ、・・・電源。
Claims (1)
- 【特許請求の範囲】 α） ゲートが第１基準電源に接続され一端がへカソー
ドに接続されたシｓ】導電形のλｌ０８）ランジヌタ１
゛１と、ゲートが第２基準電源に接続された第２導電形
のＭＣ＋８）ランジスタＴ２と、との算２導電形のＭＯ
Ｓ ）ランジスタＴ！の一端と第３基準電源との間に接
続されたダイオードと、上記ＭＯ！３）ランジスタＴ１
、Ｔ。 の各他端相互接続点と出力ノードとの間に接続され第４
基準電源を動作電源とするＣＭＯＳインバータと、前記
ＭＯＢ）ランジスタＴ、、Ｔ。 の各一端相互間に接続され、前記Ｃ０Ｍ８インバータの
入力端よりも大きい容量値を有するコンデンサとを具備
することを特徴とするＣＭＯＳ電圧変換回路。 （２） 前記ダイオードは、ドレインおよびゲートが前
記第３基準電源に接続され、ソースが前記第２導電形の
ＭＯＳ）ランジスタＴ、の一端に接続された第１導電形
のＭＯＢ）ランジスタであるととを特徴とする特許 ｌ項記載のＣ Ｂ４ ０ Ｓ電圧変換回路。 （３） 前記ダイオードは，ソースが前ら己湧３基準電
源に接続され．ドレインおよびゲートが前記第２導電形
のＭｓｓ｝ランジスタＴ，の一端に接続された紀２導゛
雇形のＭ（ＪＳ｝ランジスタであることを特徴とする前
記特許請求の範囲第１項記載のＣＭＯＳ電圧変換回路。 閃 （４） 前記Ｃ ？（Ｊ ８インバータの入力端にドレ
インが接続され．前記出力ノードにゲートが接続され．
前記第４基準電源にソースが接続された第２導電形のＭ
ＯＳ｝ランジスタ全さらに具備することを特徴とする前
記特許請求の範囲第１項乃至第３項のいずれかに記載の
Ｃ Ｍ ｏ ８ ’ｉｉ圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159311A JPS6051324A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓ電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159311A JPS6051324A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓ電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051324A true JPS6051324A (ja) | 1985-03-22 |
| JPH0257737B2 JPH0257737B2 (ja) | 1990-12-05 |
Family
ID=15691023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159311A Granted JPS6051324A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓ電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051324A (ja) |
-
1983
- 1983-08-31 JP JP58159311A patent/JPS6051324A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0257737B2 (ja) | 1990-12-05 |
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