JPS6334544B2

JPS6334544B2 -

Info

Publication number: JPS6334544B2
Application number: JP12874778A
Authority: JP
Inventors: Kentaro Odaka
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1978-10-19
Filing date: 1978-10-19
Publication date: 1988-07-11
Also published as: JPS5555413A

Description

【発明の詳細な説明】本発明は、例えばオーデイオ信号をPCM変調
して、伝送媒体としてVTR（ビデオテープレコー
ダ）を用いるPCM方式によるオーデイオ信号記
録再生装置に使用して好適なデジタル信号処理装
置に関する。

かかる信号記録再生装置の概略を第１図に示
す。第１図において１は例えば回転２ヘツド形の
VTRを示す。このVTR１はその記録信号入力端
子１ｉから与えられる映像信号をFM変調器等か
らなる記録系を介して一対の回転磁気ヘツドに供
給し、映像信号の１フイールドを磁気テープに傾
斜したトラツクとして記録するものである。ま
た、VTR１の再生信号出力端子１ｏには、磁気
テープより再生された信号がFM復調器等からな
る再生系を介することにより形成された映像信号
が取り出される。このVTR１は一般に固定ヘツ
ド方式に比べて伝送帯域が広い特長を有してお
り、このVTR１により映像信号と信号形式が同
一とされたPCM信号を記録再生するものである。

即ち２Ｌ及び２Ｒは夫々ステレオオーデイオ信
号の左方信号及び右方信号が供給される端子であ
り、これら左方信号及び右方信号は夫々ローパス
フイルタ３Ｌ及び３Ｒ、サンプリングホールド回
路４Ｌ及び４Ｒ、AD変換器５Ｌ及び５Ｒを介さ
れることによりPCM変調される。このAD変換器
５Ｌ及び５Ｒのデジタル出力は並列コードである
ので、並列直列変換器６により直列形式とされ、
時間軸圧縮回路７に供給され、時間軸圧縮回路７
の出力が同期信号付加回路８に供給される。時間
軸圧縮回路７及び同期信号付加回路８はPCM信
号を映像信号と同一の信号形態とするもので、前
者により映像信号における垂直ブランキング期間
に相当するデータ欠如期間が形成され、後者によ
り映像信号における垂直同期信号及び水平同期信
号に相当する同期信号が付加される。この同期信
号付加回路８の出力がVTR１の記録信号入力端
子１ｉに供給される。

即ち第２図はこの記録されるPCM信号の１フ
イールド期間（262.5H、但しＨは水平周期）を
示すもので、垂直同期信号VD、等価パルスEQ₁
及びEQ₂を含む8Hの垂直ブランキング期間とそ
の前後の期間にはデータが挿入されず、例えば
245Hの期間において水平同期信号HDで規定さ
れる1Hの期間毎にPCM信号の１ブロツクが挿入
される。この１ブロツクのPCM信号は第３図に
拡大して示すように、８ビツト相当のパルス幅の
水平同期信号HD及びその後の８ビツト相当のパ
ルス幅のバツクポーチを含む期間IBGの後から、
各ワードが32ビツトのコードが３ワード挿入され
てなるもので、1Hの期間は112ビツト相当の期間
となる。この１ワードは夫々16ビツトの左右のオ
ーデイオ信号が直列に配されたもので、第３図で
は簡単のため“１”と“０”が交互の場合を表わ
す。また、第４図に示すように垂直ブランキング
期間は、奇数フイールド及び偶数フイールドでテ
レビジヨン信号と同様に1/2Ｈのずれをもたせら
れており、3Hの期間の等価パルスEQ₁、3Hの期
間の垂直同期信号VD及び2Hの期間の等価パルス
EQ₂が連続しているものである。そして、PCM
信号がそのフイールドにおいて最初に挿入されて
いる時点から、245Hの期間がPCM信号の存在す
る期間となり、この後から次のフイールドの最初
にPCM信号が挿入される迄の期間がデータ欠如
期間IRGとなり、（245H＋IRG）が１レコードと
称される。データ欠如期間IRGは、偶数フイール
ドにおいて17Hであり、奇数フイールドにおいて
18Hであり、平均して17.5Hとされる。

再生時では、第２図と同様なPCM信号が同期
信号分離回路９を介して時間軸伸長回路１０に供
給される。この時間軸伸長回路の出力に連続した
PCM信号が現れ、これが直列並列変換回路１１
により並列コードに変換される。そしてDA変換
器１２Ｌ及び１２Ｒとローパスフイルタ１３Ｌ及
び１３Ｒの系路を介することにより、出力端子１
４Ｌに左方信号が得られ、出力端子１４Ｒに右方
信号が得られる。

時間軸圧縮回路７及び時間軸伸長回路１０は
RAM又は複数個のシフトレジスタ等で実現され
る。また記録系には図示せずも基準発振器が設け
られ、基準発振器の出力からサンプリングホール
ド回路４Ｌ，４Ｒに対するサンプリングパルス、
AD変換器５Ｌ，５Ｒ、並列直列変換器６及び時
間軸圧縮回路７に対するクロツクパルスが形成さ
れる。一方、再生系では再生PCM信号から分離
された同期信号HD，VDをタイムベースとして
時間軸伸長回路１０、直列並列変換器１１、DA
変換器１２Ｌ，１２Ｒに対するクロツクパルスが
形成される。

かかる記録再生装置において時間軸圧縮回路７
及び時間軸伸長回路１０は時間軸の圧縮及び伸長
処理を１レコード単位で行なうもので、例えば
RAMによつて構成することができる。また、時
間軸を変換するために書込みと読出しを非同期で
行なうように、RAMに対する制御が工夫されて
いる。そして時間軸圧縮回路７を構成するRAM
の容量は時間軸圧縮量を考慮して定められ、時間
軸伸長回路１０を構成するRAMの容量は時間軸
伸長量及びVTR１において生じる時間軸変動の
量を考慮して定められている。しかしながら、こ
の時間軸変動量が当初の予想を上回るものである
と、オーバーフローあるいはアンダーフローが生
じることになる。従つてオーバーフローあるいは
アンダーフローに対する対策が必要となる。この
対策のひとつとしてRAMに対する書込みアドレ
スカウンタと読出しアドレスカウンタの内容を比
較し、両出力が一致したことをオーバーフローあ
るいはアンダーフローとして検出し、この検出に
より書込みアドレスカウンタあるいは読出しアド
レスカウンタをクリアして、書込み及び読出しを
１レコードの最初の時点からやり直すようにして
いた。しかしながら、この方法によると最悪の場
合、約１フイールド期間（16.7msec）無信号状
態になるおそれがあり、補正後の信号がかなりひ
ずんだものとなる問題点があつた。

そこで、本出願人は、先にオーバーフローある
いはアンダーフローが生じるおそれが検出された
場合に、RAMのアドレスカウンタへのクロツク
の供給を停止し、上述のように無信号状態が長く
なることを防止して近い時点の信号で補正するよ
うにした装置を提案している。この場合には、オ
ーバーフローが生じそうになると書込みクロツク
の供給を停止して、書込みアドレスが進まなくな
り、同一アドレスにPCM信号が重複して書込ま
れ、読出しアドレスのみが進んでいくので、読出
されたPCM信号は、その一部が欠落したものと
なる。逆にアンダーフローが生じそうになると読
出しクロツクの供給が停止して読出しアドレスが
進まず、同一アドレスのPCM信号が繰り返し読
出されるので、読出されたPCM信号は、その一
部の期間で同一のものにホールドされたものとな
る。このような補正による信号の欠落及び重複が
信号レベルが急激に変化する所で生じると、これ
が検知されてしまう問題点があつた。

本発明は、かかる点を考慮してオーバーフロー
あるいはアンダーフローが生じるおそれが検出さ
れた場合には、読出しクロツク信号を形成するた
めのPLL回路の分周比を可変するようにしたも
のである。本発明に依れば、PCM信号の欠落及
び重複を生じることなくオーバーフローあるいは
アンダーフローを防止することができる。本来
は、一定であるべき読出しクロツク信号の周波数
が補生動作により変化することになるけれども、
その変化は、僅であり、急激なものではないか
ら、実際には殆ど検知されることはない。

以下、図面を参照して本発明の一実施例につい
て説明するに、第５図に示すように同期分離回路
９で分離された水平同期信号HDが再生系の書込
みビツトクロツクPWBCを形成するためのPLL
回路２０Ｗに供給される。この水平同期信号HD
が位相比較器５０に供給され、分周器５１を介さ
れたVCO（電圧制御形可変周波数発振器）５２の
出力と位相比較され、その比較出力がローパスフ
イルタ５３を介してVCO５２にその制御電圧と
して印加される。このローパスフイルタ５３のカ
ツトオフ周波数は、比較的高いものとされてお
り、PLL回路２０Ｗの出力端子２１Ｗに発生す
る書込みビツトクロツクPWBCは、再生PCM信
号に含まれるジツタと称される時間軸変動に追従
したものとなる。

また、PLL回路２０Ｗの出力が分周器５４を
介して読出しビツトクロツクPRBCを形成するた
めのPLL回路２０Ｒに供給される。PLL回路２
０Ｒは、位相比較器５５と、1/N分周器を構成す
る分周比設定回路５６と、VCO５７と、ローパ
スフイルタ５８とでもつて構成されている。この
ローパスフイルタ５８のカツトオフ周波数は、
0.2〜0.3〔Hz〕のように頗る低いものに選定され
ており、PLL回路２０Ｒの出力端子２１Ｒに発
生する読出しビツトクロツクPRBCは、再生
PCM信号に含まれるドリフトと称される頗る低
周波の時間軸変動に追従したものとなる。このよ
うに、PLL回路２０Ｒによつてドリフトに追従
した読出しビツトクロツクPRBCを形成すれば、
一定周波数の読出しビツトクロツクを用いる場合
と異なり、ドリフト成分を補正する必要がなくな
り、時間軸変動分除去のためのメモリーの容量を
低減することができる。再生オーデイオ信号中に
ドリフトが含まれていても聴感上は大きな影響が
ない。

このPLL回路２０Ｒの1/N分周器を構成する分
周比設定回路５６と関連する分周比制御回路５９
には、後述の検出回路３６からの検出信号G₁及
びG₂が供給され、この検出信号G₁及びG₂によつ
て分周比（1/N）が変化されるようになされてい
る。また、PLL回路２０Ｗからの書込みビツト
クロツクPWBCがワードカウンタ２２Ｗに供給
されることにより、書込みワードクロツク
PWWCが形成され、読出しビツトクロツク
PRBCがワードカウンタ２２Ｒに供給されること
により、読出しワードクロツクPRWCが形成さ
れる。

また、再生同期信号がゲート信号発生回路２３
に供給され、これにより書込み動作のスタート及
びストツプを制御する書込みゲート信号PWGが
形成されると共に、読出し動作のスタート及びス
トツプを制御する読出しゲート信号PRGが形成
される。再生系では時間軸の伸長がなされるか
ら、第６図Ａに示すように書込みゲート信号
PWGによりデータ欠如期間IRGにおいてはPCM
信号のRAMに対する書込みは休止され、一方、
第６図Ｂに示すように読出しゲート信号PRGに
より読出しは書込みクロツク周波数より低い読出
しクロツクに同期して連続してなされる。このた
め書込みゲート信号PWGにより制御される書込
みゲート回路２４Ｗと読出しゲート信号PRGに
より制御される読出しゲート回路２４Ｒが設けら
れている。書込みゲート回路２４Ｗを通過した書
込みビツトクロツクPWBC及び書込みワードク
ロツクPWWCが書込み側のアドレスカウンタ２
５Ｗに供給され、一方、読出しゲート回路２４Ｒ
を通過した読出しビツトクロツクPRBC及び読出
しワードクロツクPRWCが読出し側のアドレス
カウンタ２５Ｒに供給される。これらアドレスカ
ウンタの出力がアドレスセレクタ２６に供給さ
れ、アドレスセレクタ２６により書込み側又は読
出し側の何れかのアドレス信号が選択され、この
選択されたアドレス信号がRAM２７に対して与
えられる。RAM２７に対して入力されるPCM信
号はラツチ回路２８を介されることにより、書込
ビツトクロツクPWBCに同期したものとなされ、
RAM２７から出力されるPCM信号は前述のよう
に直列並列変換されてDA変換器１２Ｌ，１２Ｒ
に供給される。

このようにひとつのRAM２７を用いて時間軸
の伸長及び時間軸変動分の除去を行なうために、
非同期で書込み動作及び読出し動作がなされる。
これは、アドレスセレクタ２６に加えられて書込
みアドレス或いは読出しアドレスの選択を制御す
る制御信号ADSLCTとRAM２７の書込み読出し
制御回路（図示せず）に供給される制御信号WE
によつてなされる。これら制御信号ADSLCT及
びWEはメモリー制御信号発生回路２９により書
込みビツトクロツクPWBC及び読出しビツトク
ロツクPRBCから形成される。即ち第７図Ａに示
すような周期T_Wの書込みビツトクロツクPWBC
と同図Ｂに示すような周期T_R（T_W＜T_R）の読出
しビツトクロツクPRBCから、同図Ｃに示す制御
信号WE及び同図Ｄに示す制御信号ADSLCTが
形成される。そして、これら制御信号WE及び
ADSLCTにより第７図においてt_Wで示す書込み
サイクルとt_Rで示す読出しサイクルが互いに重複
しないように規定され、書込みサイクルt_Wにおい
てPCM信号がRAM２７の所定の書込みアドレス
に書込まれ、読出しサイクルt_Rにおいて所定の読
出しアドレスからPCM信号が読み出される。

本例では、この制御信号WE及びADSLCTを
用いてRAM２７に記憶された読み出すべきデジ
タル信号の容量を検出しオーバーフロー或いはア
ンダーフローの発生を防止するものである。この
ため、制御信号WEがカウンタ３１に供給される
と共に、インバータ３０により反転された制御信
号がカウンタ３２に供給され、これら
カウンタ３１及び３２によつてビツト単位の制御
信号がワード単位に変換され、更にこれらカウン
タ３１及び３２の出力に接続された論理回路で構
成されてなる微分回路３３及び３４により短いパ
ルス幅となされる。この微分回路３３の出力が可
逆カウンタ３５にその加算入力（図ではUPで示
す）として供給され、一方、微分回路３４の出力
が可逆カウンタ３５にその減算入力（図では
DOWNで示す）として供給される。この可逆カ
ウンタ３５の出力が検出回路３６に与えられて、
検出回路３６により第１の検出信号G₁及び第２
の検出信号G₂が形成される。検出信号G₁は書込
みワードアドレスと読出しワードアドレスの差が
第１の設定値以上に大きくなりすぎると即ちオー
バーフローが生じそうになると低レベル（“０”）
となり、検出信号G₂は両者の差が第２の設定値
以下に小さくなりすぎるとき即ちアンダーフロー
が生じそうになると“０”となるものである。

なお、カウンタ３１，３２及び可逆カウンタ３
５は再生状態となつて１レコードのPCM信号の
最初の時点で発生するリセツト信号STBYによ
つてリセツトされるようになされている。

上述の検出回路３６の一例について可逆カウン
タ３５が６ビツトの場合を例に説明する。第８図
はその構成を示すものであり、可逆カウンタ３５
の６ビツトの出力ａ〜ｆがデコーダ４３に供給さ
れる。デコーダ４３は可逆カウンタ３５の出力を
10進数に変換したときの数（これをｎとする）に
対して（ｎ＝60）のとき“１”となる信号Ａと、
（ｎ＝61）のときに“１”となる信号Ｂと、（ｎ＝
３）のときに“１”となる信号Ｃと、（ｎ＝２）
のときに“１”となる信号Ｄを発生する。この例
では書込みワードアドレスと読出しワードアドレ
スの差を表わす可逆カウンタ３５の出力が第１の
設定値である（ｎ＝61）即ち（Ｂ＝“１”）となつ
たときに検出信号G₁のみが“０”となり、また
可逆カウンタ３５の出力が第２の設定値である
（ｎ＝２）即ち（Ｄ＝“１”）となつたときに検出
信号G₂のみが“０”となるようにしている。

更に詳述するに、デコーダ４３からの信号Ａと
リセツト信号STBYの供給されるオアゲート４
４の出力でセツトされ、信号Ｂによつてリセツト
されるフリツプフロツプ４５が設けられ、フリツ
プフロツプ４５の出力が検出信号G₁とされる。
またデコーダ４３からの信号Ｃとリセツト信号
STBYの供給されるオアゲート４６の出力でセ
ツトされ、アンドゲート４７の出力でリセツトさ
れるフリツプフロツプ４８が設けられ、フリツプ
フロツプ４８の出力が検出信号G₂とされる。こ
のアンドゲート４７にはリセツト信号STBYで
セツトされ信号Ｃでリセツトされるフリツプフロ
ツプ４９の出力と信号Ｄが供給される。

この第８図に示す構成で正常な動作状態ではリ
セツト信号STBYによつてフリツプフロツプ４
５及び４８がセツトされているので、検出信号
G₁及びG₂は共に“１”である。しかし書込みワ
ードアドレスと読出しワードアドレスの差が大き
くなり、可逆カウンタ３５の出力が第１の設定値
である（ｎ＝61）となると信号Ｂが“１”とな
り、フリツプフロツプ４５がリセツトされ検出信
号G₁が“０”となる。その結果、アドレスの差
が再び小さくなつて（ｎ＝60）となると、信号Ａ
が“１”となつてフリツプフロツプ４５がセツト
され、検出信号G₁が“１”となる。この検出信
号G₁の変化によりオーバーフローしそうとなる
ことの検出及びこれによる制御動作がなされる。

これと逆に、書込みワードアドレスと読出しワ
ードアドレスの差が小さくなり、可逆カウンタ３
５の出力が第２の設定値である（ｎ＝２）となる
と、信号Ｄが“１”となり、これによつてフリツ
プフロツプ４８がリセツトされ、検出信号G₂が
“０”となる。その結果、アドレスの差が再び大
きくなつて（ｎ＝３）となると、信号Ｃが“１”
となつてフリツプフロツプ４８がセツトされ、検
出信号G₂が“１”となる。この検出信号G₂の変
化によりアンダーフローしそうとなることの検出
及びこれによる制御動作がなされる。なお、アン
ドゲート４７とフリツプフロツプ４９は、リセツ
ト信号STBYによつて可逆カウンタ３５がリセ
ツトされ、その出力は全て“０”となるため、一
度信号Ｃが“１”となる迄はフリツプフロツプ４
８をリセツトしないようにする保護回路を構成し
ている。

かかる検出信号G₁及びG₂が前述の分周比制御
回路５９に供給される。オーバーフローのおそれ
が生じ、検出信号G₁が“０”となると、分周比
設定回路５６の分周比が（１／Ｎ＋Ｐ）（但し、Ｐは正の整数）に切替えられる。これによつて読出し
ビツトクロツクPRBCの周波数は、分周比が（1/
N）の場合と比べて（Ｎ＋Ｐ／Ｎ）倍に上昇する。

このように読出し速度が上昇するので、読出しア
ドレスと書込みアドレスとの差が第１の設定値よ
り小さくなり、これによつて検出信号G₁が高レ
ベル（“１”）となる。検出信号G₁が“１”とな
ると、分周比設定回路５６の分周比が（1/N）に
戻される。

また、アンダーフローのおそれが生じ、検出信
号G₂が“０”となると、分周比設定回路５６の
分周比が（１／Ｎ−Ｐ）に切替えられる。これによつて読出しビツトクロツクPRBCの周波数は、分
周比が（1/N）の場合と比べて（Ｎ−Ｐ／Ｎ）倍に低下する。読出し速度が低下すると、読出しアド
レスと書込みアドレスとの差が第２の設定値より
大きくなり、これによつて検出信号G₂が“１”
となり、分周比設定回路５６の分周比が（1/N）
に戻される。

上述の説明から明かなように、本発明に依れ
ば、再生PCM信号の欠落及び重複を全く生ぜず
にオーバーフロー及びアンダーフローの発生を防
止することができる。従つて再生PCM信号をオ
ーデイオ信号に復調したときに、オーデイオ信号
が不自然なものになることを防止することができ
る。また、時間軸変動が再生オーデイオ信号に一
時的に生じるけれども、（Ｎ≫Ｐ）の関係に選ん
でおくことにより、この時間軸変動は聴感上で殆
ど検知されないものとなる。更に、RAMの読出
し動作及び書込み動作を非同期で行なうときに必
要とされる重複することのない制御信号WE及び
ADSLCTを用いれば、書込みアドレス及び読出
しアドレスの差を可逆カウンタにより容易に検出
することができる利益がある。

なお、分周比を変化させる場合に、上述実施例
のように（１／Ｎ＋Ｐ）（1/N）（１／Ｎ−Ｐ）と３段
階に切替える以外に、分周比を検出信号G₁又はG₂
が“０”の間に順次変化させるようにしてもよ
い。例えば、（G₁＝“０”）の期間で所定時間毎に
分周比を（１／Ｎ＋１）（１／Ｎ＋２）……と変化させるようにしても良い。

【図面の簡単な説明】

第１図は本発明を適用しうるPCM方式による
オーデイオ信号記録再生装置のブロツク図、第２
図、第３図及び第４図はその説明に用いる波形
図、第５図は本発明の一実施例のブロツク図、第
６図及び第７図はその説明に用いる波形図、第８
図は検出回路の一例のブロツク図である。１はVTR、９は同期分離回路、２０Ｒ，２０
ＷはPLL回路、２２Ｗ，２２Ｒはワードカウン
タ、２６はアドレスセレクタ、２７はRAM、２
９はメモリー制御信号発生回路、３５は可逆カウ
ンタ、３６は検出回路、５６は1/N分周回路であ
る。

Claims

【特許請求の範囲】

１メモリー手段を備え、デジタル信号を書き込
みクロツク信号に対応して上記メモリー手段の所
定番地に書き込むと共に上記メモリー手段に書き
込まれたデジタル信号を読み出しクロツク信号を
対応して読み出すようにしたデジタル信号処理装
置において、上記読み出しクロツク信号は分周比
設定回路を備えるPLL回路によつて形成される
と共に上記メモリー手段に書き込まれた読み出す
べきデジタル信号の容量を検出する信号読み出し
容量検出手段を備え、該信号読み出し容量検出手
段の出力信号に基づいて上記分周比設定回路で設
定される分周比を制御するようにしたことを特徴
とするデジタル信号処理装置。