JPS605311A - 集積回路の内部電源回路 - Google Patents
集積回路の内部電源回路Info
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- JPS605311A JPS605311A JP58113756A JP11375683A JPS605311A JP S605311 A JPS605311 A JP S605311A JP 58113756 A JP58113756 A JP 58113756A JP 11375683 A JP11375683 A JP 11375683A JP S605311 A JPS605311 A JP S605311A
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- supply voltage
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- Power Sources (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体メモリ装置などの集積回路に用いられ
る内部電源回路に関する。
る内部電源回路に関する。
半導体メモリ装置の大容量化に伴なう素子の微細化が進
むにつれて、その電源電圧を下げる必要が生じてくる。
むにつれて、その電源電圧を下げる必要が生じてくる。
つまり、素子が微細化すると耐圧が低くなったり、特に
ＭＯＳメモリの場合には基板電流が増える等の諸問題が
あるので、電源電圧を下けることによりこれらの諸問題
に対処しようとするものである。現在、一般的な半導体
メモリ装置では、電源としてＴＴＬ系と同一の５Ｖ電源
が使われているが、メモリの大容量化に伴って内部回路
として３ｖ動作系のものを設けることが試みられている
。この場合には、外部電源入力に基いて内部電源電圧を
作り、これを上記内部回路へ供給するための内部電源回
路が必要になる。
ＭＯＳメモリの場合には基板電流が増える等の諸問題が
あるので、電源電圧を下けることによりこれらの諸問題
に対処しようとするものである。現在、一般的な半導体
メモリ装置では、電源としてＴＴＬ系と同一の５Ｖ電源
が使われているが、メモリの大容量化に伴って内部回路
として３ｖ動作系のものを設けることが試みられている
。この場合には、外部電源入力に基いて内部電源電圧を
作り、これを上記内部回路へ供給するための内部電源回
路が必要になる。
この内部電源回路として、従来、第１図に示すようなバ
イポーラトランジスタを用いた定電圧回路１とか、第２
図に示すようなＭＯＳ ｌ−ランジスタを用いたレベル
シフト回路２０が用いられており、以下これらの回路に
ついて説明する。
イポーラトランジスタを用いた定電圧回路１とか、第２
図に示すようなＭＯＳ ｌ−ランジスタを用いたレベル
シフト回路２０が用いられており、以下これらの回路に
ついて説明する。
先ず、第１図の定電圧回路１において、２はたとえば→
−５ｖの外部電源電圧Ｖｃｃが入力する電源端子であり
、との電源端子２は抵抗Ｒ６およヒＮＰＮ形のトランジ
スタＱ、のコレクタ、エミッタ間を直列に介して接地さ
れると共に、ＮＰＮ形のトランジスタＱ２のコレクタ、
エミッタ間および抵抗Ｒ，，Ｒ２を直列に介して接地さ
れている。
−５ｖの外部電源電圧Ｖｃｃが入力する電源端子であり
、との電源端子２は抵抗Ｒ６およヒＮＰＮ形のトランジ
スタＱ、のコレクタ、エミッタ間を直列に介して接地さ
れると共に、ＮＰＮ形のトランジスタＱ２のコレクタ、
エミッタ間および抵抗Ｒ，，Ｒ２を直列に介して接地さ
れている。
上記トランジスタＱ２のベースは前記トランジスタＱ、
のコレクタに接続され、このトランジスタＱ１のベース
は前記抵抗Ｒ，，Ｒ２の接続点に接続されている。そし
て、前記トランジスタＱ、のエミッタが内部電源出力ノ
ード３となり、とのノード３が内部回路１０（たとえば
メモリ回路）の電源入力ノード１１に接続されている。
のコレクタに接続され、このトランジスタＱ１のベース
は前記抵抗Ｒ，，Ｒ２の接続点に接続されている。そし
て、前記トランジスタＱ、のエミッタが内部電源出力ノ
ード３となり、とのノード３が内部回路１０（たとえば
メモリ回路）の電源入力ノード１１に接続されている。
即ち、上記定電圧回路１において、トランジスタＱ、の
ペース電位は接地電位からそのペース、エミッタ間の１
動方向電圧Ｖ、だけ高く、この電圧Ｖ、に見合うだけ抵
抗Ｒ７に電流Ｔ（＝ＶＦ／Ｒ２）が流れる。−そして、
この電流と殆んど同じ電流がトランジスタＱ２および抵
抗Ｒ１に流れる。［７。
ペース電位は接地電位からそのペース、エミッタ間の１
動方向電圧Ｖ、だけ高く、この電圧Ｖ、に見合うだけ抵
抗Ｒ７に電流Ｔ（＝ＶＦ／Ｒ２）が流れる。−そして、
この電流と殆んど同じ電流がトランジスタＱ２および抵
抗Ｒ１に流れる。［７。
タカって、上記トランジスタＱ２のエミッタ電位、つま
り内部電源電位ｖｃｃｌは次式で表わされる。
り内部電源電位ｖｃｃｌは次式で表わされる。
Ｖｃｃ］ −ＶＦ十丁Ｘ ＲＩ −（１＋上式（１）に
おいて、トランジスタＱ、に流れるベース電流は小さい
ので無視している。
おいて、トランジスタＱ、に流れるベース電流は小さい
ので無視している。
いま、ＶＦ ＝０．７Ｖ 、 Ｒ，、＝４．６ Ｋ＜’
ｌ 、 Ｒ２＝１．４にΩとすると、 Ｖｃｃ＋＝０．７＋（０，７／４．６Ｋ）Ｘｌ、４Ｋ
＝３．ＯＶとなり、この内部電源電圧Ｖｃｃｌは外部電
源電圧Ｖｃｃと殆んど無関係に一定値となる。
ｌ 、 Ｒ２＝１．４にΩとすると、 Ｖｃｃ＋＝０．７＋（０，７／４．６Ｋ）Ｘｌ、４Ｋ
＝３．ＯＶとなり、この内部電源電圧Ｖｃｃｌは外部電
源電圧Ｖｃｃと殆んど無関係に一定値となる。
なお、トランジスタＱ２は内部回路１θへ電流を供給す
るためのものであり、抵抗Ｒ８は前記トラン・ゾヌタＱ
１のコレクタ電流を決める役割とトランジスタＱ２のペ
ース電流を供給する役割を果たすものである。
るためのものであり、抵抗Ｒ８は前記トラン・ゾヌタＱ
１のコレクタ電流を決める役割とトランジスタＱ２のペ
ース電流を供給する役割を果たすものである。
一方、第２図のレベルシフト回路２０においては、Ｎチ
ャンネルのエンハンスメント型のＭＯＳ （絶縁ダート
型）トランジスタ２１のドレ５− 、Ｃ＋ 汽イイツおよびケ゛−トを外部電源電圧Ｖｃｃが入力す
る電源端子２に接続し、ンース電位を内部電源電位Ｖｃ
ｃｉとして内部回路１０へ供給している。
ャンネルのエンハンスメント型のＭＯＳ （絶縁ダート
型）トランジスタ２１のドレ５− 、Ｃ＋ 汽イイツおよびケ゛−トを外部電源電圧Ｖｃｃが入力す
る電源端子２に接続し、ンース電位を内部電源電位Ｖｃ
ｃｉとして内部回路１０へ供給している。
即チ、上記トランジスタ２１はレベルシフトの役割を果
たしており、その閾値電圧ｖｔｈをたとえば２ｖに殺菌
−１しておけば、Ｖｃｃ＝５Ｖとすると３Ｖ（＝Ｖｃ
ｃ−Ｖｔｈ ） （７）内部電源電位Ｖｅｃｌを得るこ
とができる。
たしており、その閾値電圧ｖｔｈをたとえば２ｖに殺菌
−１しておけば、Ｖｃｃ＝５Ｖとすると３Ｖ（＝Ｖｃ
ｃ−Ｖｔｈ ） （７）内部電源電位Ｖｅｃｌを得るこ
とができる。
ところで、前述した定電圧回路１においては、内部電源
電圧Ｖｃｃ＋として３ｖに設計したとき、外部電源電圧
Ｖｃｅが上記Ｖｃｃ’＋とトランジスタＱ。
電圧Ｖｃｃ＋として３ｖに設計したとき、外部電源電圧
Ｖｃｅが上記Ｖｃｃ’＋とトランジスタＱ。
のペース、エミッタ電位ＶＦ（約０．７ Ｖ ）との和
（約３．７ Ｖ ）より低くなると、上記回路が正常に
動作しなくなる。つまり、トランジスタＱ２には電流が
流れなくなり、抵抗Ｒ２に流れる電流が一定とならない
からである。このため、外部電源電圧Ｖｃｃが３．７ｖ
より低くなった場合には、このＶｃｃよ）前記Ｖ２だけ
低い値に内部電源電圧Ｖｅｃｌが設定されるようになる
。
（約３．７ Ｖ ）より低くなると、上記回路が正常に
動作しなくなる。つまり、トランジスタＱ２には電流が
流れなくなり、抵抗Ｒ２に流れる電流が一定とならない
からである。このため、外部電源電圧Ｖｃｃが３．７ｖ
より低くなった場合には、このＶｃｃよ）前記Ｖ２だけ
低い値に内部電源電圧Ｖｅｃｌが設定されるようになる
。
＝６−
一方、ＭＯＳメモリ、特にＣＭＯＳメモリでは電池パン
クアンプ（待機状態には電池でメモリデータを保持する
こと）を図るべく、外部電源電圧Ｖｃｃが２ｖまで低下
してもデータ保持を保障することがよく行なわれる。
クアンプ（待機状態には電池でメモリデータを保持する
こと）を図るべく、外部電源電圧Ｖｃｃが２ｖまで低下
してもデータ保持を保障することがよく行なわれる。
しかし、このようなデータ保持の保障を必要とするメモ
リ装置の電源回路として前述したような定電圧回路１を
使用すると、外部電源電圧Ｖｃｃが２■に低下したとき
内部電源電圧Ｖｃｃ＋が１．３ Ｖ以下になり、内部回
路（メモリ回路）が正常に動作しなくなり、上記定電圧
回路１を使用することはできない。
リ装置の電源回路として前述したような定電圧回路１を
使用すると、外部電源電圧Ｖｃｃが２■に低下したとき
内部電源電圧Ｖｃｃ＋が１．３ Ｖ以下になり、内部回
路（メモリ回路）が正常に動作しなくなり、上記定電圧
回路１を使用することはできない。
また、前述したレベルシフト回路２０は、外部電源電圧
Ｖｃｃの低下による影響を受け易く、この低下に伴なう
内部電源電圧ＶｃＣ１の低下は、上記定電圧回路におけ
るよりも一層厳しくなり、前述したような電池バックア
ップを行なうメモリ装置に使用することはできない。
Ｖｃｃの低下による影響を受け易く、この低下に伴なう
内部電源電圧ＶｃＣ１の低下は、上記定電圧回路におけ
るよりも一層厳しくなり、前述したような電池バックア
ップを行なうメモリ装置に使用することはできない。
本発明は上記の欠点を除去するためになされたもので、
集積回路の内部回路が正常動作する所要の内部電源電圧
を得るのに必要な外部電源電圧入力の許容低下範囲を拡
大し得る集積回路の内部電源回路を提供するものである
。
集積回路の内部回路が正常動作する所要の内部電源電圧
を得るのに必要な外部電源電圧入力の許容低下範囲を拡
大し得る集積回路の内部電源回路を提供するものである
。
即ち、本発明の集積回路の内部型、源回路は、外部電源
電圧入力が供給され、この入力電圧より低い内部電源電
圧を発生して内部回路に供給する内部電源発生回路のほ
かに、前記外部電源電圧入力が所定値以下になったこと
を検知して外部電源入力端子と内部回路の電源入力端子
との間を導通させる手段を具備してなることを特徴とす
るものである。
電圧入力が供給され、この入力電圧より低い内部電源電
圧を発生して内部回路に供給する内部電源発生回路のほ
かに、前記外部電源電圧入力が所定値以下になったこと
を検知して外部電源入力端子と内部回路の電源入力端子
との間を導通させる手段を具備してなることを特徴とす
るものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第３図は集積回路メモリ装置に形成された内部電源回路
を内部回路（メモリ回路など）ｙ。
を内部回路（メモリ回路など）ｙ。
と共に示している。この内部電源回路において、１は前
記従来例におけると同様の定電圧回路でアル。３θＨｐ
チヤンネルのエンハンスメント型のＭＯＳ トランジス
タ３１からなる結合回路でアリ、このトランジスタ３Ｉ
のンースは外部電源電圧Ｖｃｃが入力する電源端子２に
接続され、ドレインは内部回路１０の電源入力ノード１
１に接続されている。一方、３２は外部電源宵、圧検知
回路であって、こね、は外部電源電圧Ｖｃｃが所定値ま
で低下したときに上記Ｐチャンネルトランジスタ３１を
導通させるためのダート電圧を発生するために設けられ
ている。この検知回路３２において、Ｎチャンネルエン
ハンスメント型のＭＯＳトランジスタ３３のンースが接
地され、そのダートが電源端子２に接続され、そのドレ
インと電源端子２との間にはダートが接地されて常時導
通状態にある９荷用のＰチャンネルエンハンスメント型
のＭＯＳトランジスタ３４が接続されている。そして、
上記Ｎチャンネルトランジスタ３３のドレインにＣＭＯ
Ｓインバータ３５の入力端が接続され、このインバータ
３５の出力端が前記Ｐチャンネルトランジスタ３１９− のゲートに接続されている。
記従来例におけると同様の定電圧回路でアル。３θＨｐ
チヤンネルのエンハンスメント型のＭＯＳ トランジス
タ３１からなる結合回路でアリ、このトランジスタ３Ｉ
のンースは外部電源電圧Ｖｃｃが入力する電源端子２に
接続され、ドレインは内部回路１０の電源入力ノード１
１に接続されている。一方、３２は外部電源宵、圧検知
回路であって、こね、は外部電源電圧Ｖｃｃが所定値ま
で低下したときに上記Ｐチャンネルトランジスタ３１を
導通させるためのダート電圧を発生するために設けられ
ている。この検知回路３２において、Ｎチャンネルエン
ハンスメント型のＭＯＳトランジスタ３３のンースが接
地され、そのダートが電源端子２に接続され、そのドレ
インと電源端子２との間にはダートが接地されて常時導
通状態にある９荷用のＰチャンネルエンハンスメント型
のＭＯＳトランジスタ３４が接続されている。そして、
上記Ｎチャンネルトランジスタ３３のドレインにＣＭＯ
Ｓインバータ３５の入力端が接続され、このインバータ
３５の出力端が前記Ｐチャンネルトランジスタ３１９− のゲートに接続されている。
次に、上記内部電源回路の動作を第４０を参照して説明
する。外部電源電圧Ｖｃｃが３．７ｖ以上のときには、
従来例で前述した如く定電圧回路Ｉは正常に動作する。
する。外部電源電圧Ｖｃｃが３．７ｖ以上のときには、
従来例で前述した如く定電圧回路Ｉは正常に動作する。
一方、前記検知回路３２において、Ｎチャンネルトラン
ジスタ３３の閾値電圧を３． ＯＶ ＶＣ設計しておく
と、Ｖｃｅ入力が３、 ＯＶ以上のときには王妃トラン
ジスタ３３は導通しているのでインバータ３５の出力は
高レベルである。これによって、Ｐチャンネルトランジ
スタ３ノは非導通状態になっているので、Ｖｃｅ入力が
３．７ｖＵ上のときには定電圧回路１によって内部電源
電圧ＶＣ（！ｌが第４図中実線Ａで示すように３． Ｏ
Ｖに設定され、Ｖｃｅ入力が３．０〜３．７Ｖのときに
はＶｅｃｌはＶｃｃからトランジスタＱ２のｖ２だけ低
下した値に設定される。
ジスタ３３の閾値電圧を３． ＯＶ ＶＣ設計しておく
と、Ｖｃｅ入力が３、 ＯＶ以上のときには王妃トラン
ジスタ３３は導通しているのでインバータ３５の出力は
高レベルである。これによって、Ｐチャンネルトランジ
スタ３ノは非導通状態になっているので、Ｖｃｅ入力が
３．７ｖＵ上のときには定電圧回路１によって内部電源
電圧ＶＣ（！ｌが第４図中実線Ａで示すように３． Ｏ
Ｖに設定され、Ｖｃｅ入力が３．０〜３．７Ｖのときに
はＶｅｃｌはＶｃｃからトランジスタＱ２のｖ２だけ低
下した値に設定される。
したがって、Ｖｃｅ入力が３．ＯＶのときにはｖｃｃｌ
ば２，３ｖとなるので、たとえば内部回路１０のデータ
保持を２．ＯＶまで保障するようなメモリ装置であれば
データ保持は可能である。
ば２，３ｖとなるので、たとえば内部回路１０のデータ
保持を２．ＯＶまで保障するようなメモリ装置であれば
データ保持は可能である。
１０−
次に、Ｖｃｃが３Ｖより低下した場合、このときには検
知回路３２のＮチャンネルトランジスタ３３が非導通に
なるように設定されており、インバータ３５の出力は低
レベルになる。これによって、Ｐチャンネルトランジス
タ３１は導通し、そのドレイン電圧（このときの内部電
源電圧Ｖｃｃ’ｌ）はＶｃｃ入力にほぼ等しい値になる
。
知回路３２のＮチャンネルトランジスタ３３が非導通に
なるように設定されており、インバータ３５の出力は低
レベルになる。これによって、Ｐチャンネルトランジス
タ３１は導通し、そのドレイン電圧（このときの内部電
源電圧Ｖｃｃ’ｌ）はＶｃｃ入力にほぼ等しい値になる
。
したがって、Ｖｃｃ入力が２Ｖに低下してもＶｃｃｌは
２ｖになっており、内部回路１０におけるメモリデータ
の保持が保障される。
２ｖになっており、内部回路１０におけるメモリデータ
の保持が保障される。
上述したように本実施例において得られる、外部電源電
圧Ｖｃｃ対内部電源電圧ＶｅＣ１の特性は、第４図中実
線Ａで示されており、第４図中に一点鎖線Ｂで示される
従来例の第１図の回路の特性に比べてＶｃｃが３ｖ以下
の領域におけるＶｃｃｌの値が太きい。
圧Ｖｃｃ対内部電源電圧ＶｅＣ１の特性は、第４図中実
線Ａで示されており、第４図中に一点鎖線Ｂで示される
従来例の第１図の回路の特性に比べてＶｃｃが３ｖ以下
の領域におけるＶｃｃｌの値が太きい。
なお、本発明は上記実施例に限られるものではなく、上
記実施例の定電圧回路１に代えて第２図に示したような
レベルシフト回路２０を用いることによって第５図に示
すように構成してもよい。との場合の特性は第６図に示
すようになり、外部電源電圧Ｖｃｃが所定値に低下する
まではそれより一定値だけ低い内部電源電圧Ｖｃｃｌが
得られるが、Ｖｃｃが所定値以下に低下したことが検知
回路３２により検知されてＰチャンネルトランジスタ３
１が導通すると、ｖＣＣｌがＶｃｃにほぼ等しい値にな
る。
記実施例の定電圧回路１に代えて第２図に示したような
レベルシフト回路２０を用いることによって第５図に示
すように構成してもよい。との場合の特性は第６図に示
すようになり、外部電源電圧Ｖｃｃが所定値に低下する
まではそれより一定値だけ低い内部電源電圧Ｖｃｃｌが
得られるが、Ｖｃｃが所定値以下に低下したことが検知
回路３２により検知されてＰチャンネルトランジスタ３
１が導通すると、ｖＣＣｌがＶｃｃにほぼ等しい値にな
る。
また、上記実施例のレベルシフト回路２０に代えて、た
とえば第７図に示すようにＮＰＮ形・ぐイポーラトラン
ジスタ７１．７２をダーリントン接続してなるレベルシ
フト回路７０を用いてもよい。また、これらのレベルシ
フト回路とか前記定電圧回路に代えて電圧分割回路など
を用いてもよく、要は内部電源発生回路を用いればよい
。
とえば第７図に示すようにＮＰＮ形・ぐイポーラトラン
ジスタ７１．７２をダーリントン接続してなるレベルシ
フト回路７０を用いてもよい。また、これらのレベルシ
フト回路とか前記定電圧回路に代えて電圧分割回路など
を用いてもよく、要は内部電源発生回路を用いればよい
。
さらに、前記各実施例において、Ｐチャンネルトランジ
スタ３１に代えて第８図に示すようにＮチャンネルのデ
ィプレーション型のＭＯＳトランジスタ８１を用い、こ
れに伴ってそのダートの制御入力レベルを逆にする必要
があるので検知回路３２のインバータ３５を省略するよ
うに変更してもよい。
スタ３１に代えて第８図に示すようにＮチャンネルのデ
ィプレーション型のＭＯＳトランジスタ８１を用い、こ
れに伴ってそのダートの制御入力レベルを逆にする必要
があるので検知回路３２のインバータ３５を省略するよ
うに変更してもよい。
上述したように本発明の集積回路の内部電源回路によれ
ば、集積回路の内部回路が正常動作する所要の内部電源
電圧を得るのに必要な外部電源電圧入力の許容低下範囲
を拡大することができる。たとえば、内部回路の動作を
内部電源電圧２■まで保障しようとすると、従来は外部
電源電圧は２．７ｖまでの低下しか許容されなかったが
、本発明の実施例では２．Ｏｖまでの低下を許容できる
。したがって、本発明回路ば′電池バックｆ７プを行な
うメモリ装置などに採用して好適である。
ば、集積回路の内部回路が正常動作する所要の内部電源
電圧を得るのに必要な外部電源電圧入力の許容低下範囲
を拡大することができる。たとえば、内部回路の動作を
内部電源電圧２■まで保障しようとすると、従来は外部
電源電圧は２．７ｖまでの低下しか許容されなかったが
、本発明の実施例では２．Ｏｖまでの低下を許容できる
。したがって、本発明回路ば′電池バックｆ７プを行な
うメモリ装置などに採用して好適である。
第１図および第２図はそれぞれ従来の集積回路の内部＊
諒回路、を示す回路図、第３図は本発明に係る集積回路
の内部電源回路の一実施例を示す回路図、第４図は第３
図の内部電源回路および第１図の内部電源回路のそれぞ
れの特性を１３一 対比して示す特性図、第５図は本発明の他の実施例を示
す回路図、第６図は第５図の回路の特性を示す特性図、
第７図は第５図のレベルシフト回路の変形例を示す回路
図、第８図は本発明のさらに他の実施例における要部を
示す回路図である。 １・・・定電圧回路、２・・電源端子、１０・・・内部
回路、１１・・・電源入力端子、２０，７θ・・・レベ
ルシフト回路、２１・・・ＭＯＳ ｌ−ランジスタ、３
０・・・結合回路、３１・・・ＭＯＳ ｌ−ランジスタ
、３２・・・外部電源電圧検知回路、７１．７２・・・
バイポーラトランジスタ、８１・・ディプレーション型
ＭＯ８ｌ−ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１４− 第１図 第２閃 第５図 第６図 第７０ 第８０ ｃｃ
諒回路、を示す回路図、第３図は本発明に係る集積回路
の内部電源回路の一実施例を示す回路図、第４図は第３
図の内部電源回路および第１図の内部電源回路のそれぞ
れの特性を１３一 対比して示す特性図、第５図は本発明の他の実施例を示
す回路図、第６図は第５図の回路の特性を示す特性図、
第７図は第５図のレベルシフト回路の変形例を示す回路
図、第８図は本発明のさらに他の実施例における要部を
示す回路図である。 １・・・定電圧回路、２・・電源端子、１０・・・内部
回路、１１・・・電源入力端子、２０，７θ・・・レベ
ルシフト回路、２１・・・ＭＯＳ ｌ−ランジスタ、３
０・・・結合回路、３１・・・ＭＯＳ ｌ−ランジスタ
、３２・・・外部電源電圧検知回路、７１．７２・・・
バイポーラトランジスタ、８１・・ディプレーション型
ＭＯ８ｌ−ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１４− 第１図 第２閃 第５図 第６図 第７０ 第８０ ｃｃ
Claims (5)
- （１）外部電源電圧入力が供給されてこの入力電圧より
低い内部電源電圧を発生し、この内部電源電圧を集積回
路の内部回路に供給する内部電源発生回路と、前記外部
電源電圧入力が所定値以下になったことを検知する外部
電源電圧検知回路と、この検知回路の検知出力により導
通制御され外部電源電圧入力を前記内部回路に供給する
結合回路とを具備することを特徴とする集積回路の内部
電源回路。 - （２） 前記内部回路はメモリ回路であり、前記外部電
源電圧検知回路は前記内部電源発生回路からの内部電源
電圧によって内部回路が正常に動作しなくなる直前にお
ける外部電源電圧の値より低下したことを検知すること
を特徴とする特許 部電源回路。 - （３） 前記内部電源発生回路は定電圧回路であること
を特徴とする前記特許請求の範囲第１項記載の集積回路
の内部電源回路。 - （４）前記内部電源回路はＮチャンネルＭＯＳ トラン
ジスタあるいはダーリン１・ン接続されたＮＰＮ形バイ
ポーラトランジスタからなるレベルシフト回路であるこ
とを特徴とする前記特許請求の範囲第１項記載の集積回
路の内部電源回路。 - （５） 前記結合回路は、外５部電源入力端子と内部回
路の電源入力端との間に挿入され、ダートに前記外部電
源電圧検知回路の検知出力が印加ｇ；ｈ．るｐチャンネ
ルエンハンス゛メント型ＭＯＳトランジスタあるいけＮ
チャンネルディプレーンョン型ＭＯＳトランジスタであ
ることを特徴とする前記特許請求の範囲第１項記載の集
積回路の内部電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113756A JPS605311A (ja) | 1983-06-24 | 1983-06-24 | 集積回路の内部電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113756A JPS605311A (ja) | 1983-06-24 | 1983-06-24 | 集積回路の内部電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605311A true JPS605311A (ja) | 1985-01-11 |
Family
ID=14620336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113756A Pending JPS605311A (ja) | 1983-06-24 | 1983-06-24 | 集積回路の内部電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605311A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07148295A (ja) * | 1993-07-30 | 1995-06-13 | Jr Jack W Mackay | 野球用金属バットと製法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120139B1 (ja) * | 1971-06-04 | 1976-06-23 |
-
1983
- 1983-06-24 JP JP58113756A patent/JPS605311A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120139B1 (ja) * | 1971-06-04 | 1976-06-23 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07148295A (ja) * | 1993-07-30 | 1995-06-13 | Jr Jack W Mackay | 野球用金属バットと製法 |
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