JPS6055642A - 集積回路の接続線設置方法 - Google Patents
集積回路の接続線設置方法Info
- Publication number
- JPS6055642A JPS6055642A JP59166673A JP16667384A JPS6055642A JP S6055642 A JPS6055642 A JP S6055642A JP 59166673 A JP59166673 A JP 59166673A JP 16667384 A JP16667384 A JP 16667384A JP S6055642 A JPS6055642 A JP S6055642A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- reflective material
- insulating layer
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/48—Insulating materials thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、Ｃ０Ｅ、 Ａ、によって１９８２年４月１４
１１に提出された仏国特許出願第２５２５３８９号に記
載の、集積回路の′電気接点孔の上に接続線を設置ａす
る方法に対する改良に関する。
１１に提出された仏国特許出願第２５２５３８９号に記
載の、集積回路の′電気接点孔の上に接続線を設置ａす
る方法に対する改良に関する。
口、従来の技術
１−Ｈ＋！特ｄ′１；出願に記載の方法は、集積回路の
電気接点孔の上に接続線を設置ａする方法において、該
′１「気層点孔を形成した後、 一該集積回路の組立体の」二に、該接続線を形成するだ
めの導体層を凝着すること、 −該導体層の」−に、これの凹凸を消し且つ平らな表面
を有する絶縁層を凝着すること、−該電気接点孔の個所
だけに絶縁材を残すように該絶縁層をエツチングするこ
と、 −形成すべき該接続線にマスクを掛けるように該第（′
ｖ回路上に樹脂層を凝着すること、−樹脂を除去された
該導体層の部分と、残留した該絶縁層とをエツチングす
ること、及び、−残留した該絶縁層と該樹脂層とを除去
すること の諸段階を順次に行う如き方法である。
電気接点孔の上に接続線を設置ａする方法において、該
′１「気層点孔を形成した後、 一該集積回路の組立体の」二に、該接続線を形成するだ
めの導体層を凝着すること、 −該導体層の」−に、これの凹凸を消し且つ平らな表面
を有する絶縁層を凝着すること、−該電気接点孔の個所
だけに絶縁材を残すように該絶縁層をエツチングするこ
と、 −形成すべき該接続線にマスクを掛けるように該第（′
ｖ回路上に樹脂層を凝着すること、−樹脂を除去された
該導体層の部分と、残留した該絶縁層とをエツチングす
ること、及び、−残留した該絶縁層と該樹脂層とを除去
すること の諸段階を順次に行う如き方法である。
この方法の１つの好適な実施例によれば、絶縁層は樹脂
の層とされる。
の層とされる。
ハ１発明が解決しようとする間頌点
電気接点孔上に接続線を自動設置することができる上記
方法は、導体線のエツチングの精度があまり高くないと
いう欠点を有する。
方法は、導体線のエツチングの精度があまり高くないと
いう欠点を有する。
上記方法においては、感光樹脂層に、通常の写真製版法
によって接続線の像が作られる。エツチングされる層（
金属層）の反射性によって感光樹脂層内に干渉が生じ、
これが接続線の像の質を恣＜シ、特に接続線の全長に亘
って幅を一定のものにすることができない。
によって接続線の像が作られる。エツチングされる層（
金属層）の反射性によって感光樹脂層内に干渉が生じ、
これが接続線の像の質を恣＜シ、特に接続線の全長に亘
って幅を一定のものにすることができない。
二１間照点を解決するための手段
そこで本発明の目的は、叙上のような欠点を無くする方
法を提供することにあり、このために本発明では、Ｉｔ
β光層と絶縁層との間に、好適にはシリカ（ｓｔｏ２）
または非結晶ケイ素の中間層を設ける。
法を提供することにあり、このために本発明では、Ｉｔ
β光層と絶縁層との間に、好適にはシリカ（ｓｔｏ２）
または非結晶ケイ素の中間層を設ける。
この本発明による、集積回路の電気接点孔の上に接続線
を設置ａする方法は、該電気接点孔を形成した後、 一該第偵回路の組立体の上に、該接続線を形成するだめ
の導体層を凝着すること、 −該導体層の」二に、これの凹凸を消し且つ平らな表面
を有する絶縁層を凝着すること、−該絶縁層の−１；に
、非反射性材料の層を凝着すること、 一該非反射性月利層の上に感光樹脂層を凝着し、そして
この樹脂層に、形成すべき該接続線の像を作ること、 一該非反射性材料層の、マスクを外された区域をエツチ
ングすること、 ｔｆ＆マスク全除去し、そして該絶縁層の該中間層に保
贈されない区域をエツチングし、そしてこのエツチング
は、該導体層の、接点孔の外側の区域が露出されたら直
ぐ停止すること、 −該絶縁層と該非反射性材料層とを除去された該導体層
の部分をエツチングすること、及び、−残留する該絶縁
層と該非反射性材料層とを除去すること の諸段階を順次に行うことを特徴とする。
を設置ａする方法は、該電気接点孔を形成した後、 一該第偵回路の組立体の上に、該接続線を形成するだめ
の導体層を凝着すること、 −該導体層の」二に、これの凹凸を消し且つ平らな表面
を有する絶縁層を凝着すること、−該絶縁層の−１；に
、非反射性材料の層を凝着すること、 一該非反射性月利層の上に感光樹脂層を凝着し、そして
この樹脂層に、形成すべき該接続線の像を作ること、 一該非反射性材料層の、マスクを外された区域をエツチ
ングすること、 ｔｆ＆マスク全除去し、そして該絶縁層の該中間層に保
贈されない区域をエツチングし、そしてこのエツチング
は、該導体層の、接点孔の外側の区域が露出されたら直
ぐ停止すること、 −該絶縁層と該非反射性材料層とを除去された該導体層
の部分をエツチングすること、及び、−残留する該絶縁
層と該非反射性材料層とを除去すること の諸段階を順次に行うことを特徴とする。
本発明の方法の１つの好適な実施例によれば、該非反射
性材料層のエツチングがイオン反応エツチングである。
性材料層のエツチングがイオン反応エツチングである。
本発明の方法の他の好適な実施例によれば、該非反射性
材料層がシリカで作られる。
材料層がシリカで作られる。
本発明の方法のまた別の好適な実施例によれば、該非反
射性材料層が非結晶ケイ素で作られる。
射性材料層が非結晶ケイ素で作られる。
本発明の方法の更に別の好適な実施例によれば、該マス
クの除去と該絶縁層のエツチングとが酸素をベースとす
るイオン反応エツチングによって行われる。
クの除去と該絶縁層のエツチングとが酸素をベースとす
るイオン反応エツチングによって行われる。
ホ、実施例
本発明のその他の特徴と長所が、添付図面を参照する以
下の説明から明らかになろう。
下の説明から明らかになろう。
第１図は、ドーピングされた活性領域１２を備える集積
回路の１部分を示す。活性領域１２は、例えば、その集
積回路の他の活性領域（図示せず）に電気接続されるＭ
ＯＳ ）ランジスタのソースまた［：ｔ ｌ＆ドレン相
当するものである。従来の方法と同様に、活性領域１２
は、５から１０％のリンを含むことができるシリカで一
般的に作られる絶縁層１４を被ゼられる。このシリカ層
は例えば０．８ミクロンの１ｖさを備える。そのシリカ
層１４は次いで、その層の」二に４真鯛版法で作られる
樹脂のマスクを掛け、例えば化学腐食剤（希釈したＨＦ
）によってエツチングすることによって、活性領域１２
の電気接点孔１６を作られる。
回路の１部分を示す。活性領域１２は、例えば、その集
積回路の他の活性領域（図示せず）に電気接続されるＭ
ＯＳ ）ランジスタのソースまた［：ｔ ｌ＆ドレン相
当するものである。従来の方法と同様に、活性領域１２
は、５から１０％のリンを含むことができるシリカで一
般的に作られる絶縁層１４を被ゼられる。このシリカ層
は例えば０．８ミクロンの１ｖさを備える。そのシリカ
層１４は次いで、その層の」二に４真鯛版法で作られる
樹脂のマスクを掛け、例えば化学腐食剤（希釈したＨＦ
）によってエツチングすることによって、活性領域１２
の電気接点孔１６を作られる。
こうして電気接点孔１６を形成した後、その集積回路の
組立体の上に例えばマグネトロン粉末凝着法のような周
知の方法によって、好適にはアルミニウムの導体層１８
が凝着される。この導体層１８は例えば約１ミクロンの
一定の厚さを有し、そして直ぐドに隣接する層に対応し
たプロフィルを備える。そこで導体層１８は電気接点孔
１６の個所に四部２０を備える。
組立体の上に例えばマグネトロン粉末凝着法のような周
知の方法によって、好適にはアルミニウムの導体層１８
が凝着される。この導体層１８は例えば約１ミクロンの
一定の厚さを有し、そして直ぐドに隣接する層に対応し
たプロフィルを備える。そこで導体層１８は電気接点孔
１６の個所に四部２０を備える。
本発明の好適な実施例において、導体層１８の上に、周
知の方法で絶縁層２２が平らな表面を備えるようにして
凝着される。この絶縁層２２は好適には、写真製版で通
常的に使用されるような樹脂で作られる。絶縁層２２が
樹脂で作られる場合、その凝着は、写真製版において感
光樹脂を凝着するのに普通用いられる方法である「回転
法」の遠心力によって行うことができよう。使用される
樹脂の粘性に応じて、樹脂凝着後に加熱し、その樹脂層
２２を流動させることにより可及的に平らな表面を得る
ようにしてもよい。
知の方法で絶縁層２２が平らな表面を備えるようにして
凝着される。この絶縁層２２は好適には、写真製版で通
常的に使用されるような樹脂で作られる。絶縁層２２が
樹脂で作られる場合、その凝着は、写真製版において感
光樹脂を凝着するのに普通用いられる方法である「回転
法」の遠心力によって行うことができよう。使用される
樹脂の粘性に応じて、樹脂凝着後に加熱し、その樹脂層
２２を流動させることにより可及的に平らな表面を得る
ようにしてもよい。
感光樹脂は例えば１５０から２００℃の温度に加熱する
ことができる。
ことができる。
樹脂層２２が形成されたら、その上に、例えば０．１か
ら０．２μの厚さの好適にはＳｉ ０２または非結晶Ｓ
１の非反射性材料の層２３が凝着される。
ら０．２μの厚さの好適にはＳｉ ０２または非結晶Ｓ
１の非反射性材料の層２３が凝着される。
この非反射性材料層２３の上に、０．２から０．５μの
厚さの感光樹脂の層２４が凝着される。
厚さの感光樹脂の層２４が凝着される。
この感光樹脂層２４は薄く、そしてその下の光反射性の
少ない層２３によって作られる平らな表面の上に凝着さ
れるので、信頼性の高いマスク掛けを行うことができる
。
少ない層２３によって作られる平らな表面の上に凝着さ
れるので、信頼性の高いマスク掛けを行うことができる
。
その非反射性材料層２３は、光学分解能を劣化する光干
渉の発生を防止できる。
渉の発生を防止できる。
第２図に示されるように、本発明の接続線設置方法の次
の段階は感光樹脂層２４に接続線の像を作ることである
。
の段階は感光樹脂層２４に接続線の像を作ることである
。
そして更に次の段階において、第６図に示されるように
、非反射性材料層２３がエツチングされる。非反射性材
料層２３の材料が８１０２である場合には、そのエツチ
ングは好適には、ＣＨＦ、を用いるイオン反応によって
行われる。
、非反射性材料層２３がエツチングされる。非反射性材
料層２３の材料が８１０２である場合には、そのエツチ
ングは好適には、ＣＨＦ、を用いるイオン反応によって
行われる。
第４図に示される次の段階において、樹脂層２２の、非
反射性材料層２３を除去された部分がエツチングされ、
そして同時に、非反射性材料層２３の上に残っていた感
光樹脂層２４の残留部が除去される。
反射性材料層２３を除去された部分がエツチングされ、
そして同時に、非反射性材料層２３の上に残っていた感
光樹脂層２４の残留部が除去される。
絶縁樹脂層２２の上記部分のエツチングによって、電気
接点孔の個所と、層２３で保護された部分だけに絶縁材
が残ることになる。そのエツチングは例えば酸素プラズ
マを使用する乾式エツチングによって行われよう。
接点孔の個所と、層２３で保護された部分だけに絶縁材
が残ることになる。そのエツチングは例えば酸素プラズ
マを使用する乾式エツチングによって行われよう。
本発明の方法の次の段階は、第５図に示されるように、
導体層１８の、非反射性材料層２３と樹脂層２２の残留
部とを除去された部分１８ａをエツチングすることであ
る。ここで、除去されていない非反射性材料層２３と樹
脂層２２とは、エツチングに対するマスクとして働く。
導体層１８の、非反射性材料層２３と樹脂層２２の残留
部とを除去された部分１８ａをエツチングすることであ
る。ここで、除去されていない非反射性材料層２３と樹
脂層２２とは、エツチングに対するマスクとして働く。
導体層１８がアルミニウムで作られる場合、そのエツチ
ングは簡単なリン酸溶液（Ｈ３Ｐ０． ）中の化学的腐
食によって等方的に行うことができよう。寸法が非常に
小さい場合には好適には、例えばＣＣｆ 、のような化
合物で作られるプラズマを使った異方性エツチング法が
用いられよう。
ングは簡単なリン酸溶液（Ｈ３Ｐ０． ）中の化学的腐
食によって等方的に行うことができよう。寸法が非常に
小さい場合には好適には、例えばＣＣｆ 、のような化
合物で作られるプラズマを使った異方性エツチング法が
用いられよう。
本発明の方法の最終段階は、残留している樹脂層２２と
非反射性材料層２３とを除去することである。層２３が
８１０２である場合、その除去は希釈したＨＦによる化
学的腐食で行うことができる。
非反射性材料層２３とを除去することである。層２３が
８１０２である場合、その除去は希釈したＨＦによる化
学的腐食で行うことができる。
また樹脂層２２の除去は例えば酸素プラズマによつて行
うことができる。こうして作られた構造体が第６図に示
される。
うことができる。こうして作られた構造体が第６図に示
される。
へ０発明の効ψ
以−に記述してきた本発明の接続線設置方法によれば、
感光樹脂層２４に作られる接続線の像が、非反射性材料
の中間層へ、次いで、導体層のエツチングのマスクとな
る厚い樹脂層へと、高い信頼性をもって転移されるので
、接続線のエツチングを高い精度で行うことができるの
である。
感光樹脂層２４に作られる接続線の像が、非反射性材料
の中間層へ、次いで、導体層のエツチングのマスクとな
る厚い樹脂層へと、高い信頼性をもって転移されるので
、接続線のエツチングを高い精度で行うことができるの
である。
第１図から第６図までは本発明による接続線設置ａ方法
の各段階を概略的に示す。 １２・・・活性領域、１４・・・絶縁層、１６・・・電
気接点孔、１８・・・導体層、２０・・・凹部、２２・
・・絶縁樹脂層、２３・・・非反射性材料層、２４・・
・感光樹脂層。 代理人 浅 村 皓 −へ １９６− １ｒ″″） 、ｃ！５ １χ ＦＩＧ、５ １９７一
の各段階を概略的に示す。 １２・・・活性領域、１４・・・絶縁層、１６・・・電
気接点孔、１８・・・導体層、２０・・・凹部、２２・
・・絶縁樹脂層、２３・・・非反射性材料層、２４・・
・感光樹脂層。 代理人 浅 村 皓 −へ １９６− １ｒ″″） 、ｃ！５ １χ ＦＩＧ、５ １９７一
Claims (1)
- 【特許請求の範囲】 （１）集積回路の電気接点孔の上に接続線を設置する方
法において、該電気接点孔（１６）を形成した後、 一該集積回路の組立体の上に、該接続線を形成するため
の導体層（１８）を凝着すること、−該導体層（１８）
の上に、これの凹凸を消し且つ平らな表面を有する絶縁
層（２２）を凝着すること、 一該絶縁層（２２）の上に、非反射性材料の層（２３）
を凝着すること、 一該非反射性材料層（２３）の上に感光樹脂層（２４）
を凝着し、そしてこの樹脂層に、形成すべき該接続線の
像を作ること、 一該非反射性材料層（２３）の、マスクを外された区域
をエツチングすること、 一該マスクを除去し、そして該絶縁層（２２）をエツチ
ングし、このエツチングは、該導体層の、接点孔（２０
）の外側の区域（１８ａ）が露出されたら直ぐ停止する
こと、 一該絶縁層（２２）と該非反射性材料層（２３）とを除
去された該導体層の部分（１８ａ）をエツチングするこ
と、及び、 一残留する該絶縁層（２２）と該非反射性材料層（２３
）とを除去すること の諸段階を順次に行うことを特徴とする方法。 （２、特許請求の範囲第１項の方法において、該非反射
性材料層のエツチングがイオン反応エツチングであるこ
とを特徴とする方法。 （８ン 特許請求の範囲第１項の方法において、該非反
射性材料層（２３）がシリカで作られることを特徴とす
る方法。 （４）特許請求の範囲第１項の方法において、該非反射
性材料層（２３）が非結晶ケイ素で作られることを特徴
とする方法。 （５）特許請求の範囲第１項の方法において、該マスク
の除去と該絶縁層（２２）のエツチングとが酸素をペー
スとするイオン反応エツチングによって行われることを
特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8313282A FR2550660B2 (fr) | 1982-04-14 | 1983-08-12 | Perfectionnement au procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
| FR8313282 | 1983-08-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055642A true JPS6055642A (ja) | 1985-03-30 |
| JPH0418457B2 JPH0418457B2 (ja) | 1992-03-27 |
Family
ID=9291605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166673A Granted JPS6055642A (ja) | 1983-08-12 | 1984-08-10 | 集積回路の接続線設置方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4541892A (ja) |
| EP (1) | EP0139549B1 (ja) |
| JP (1) | JPS6055642A (ja) |
| DE (1) | DE3475856D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265835A (ja) * | 1985-05-20 | 1986-11-25 | Nippon Gakki Seizo Kk | 金属パタ−ン形成法 |
| JPS63287036A (ja) * | 1987-05-19 | 1988-11-24 | Nec Corp | 半導体装置の製造方法 |
| JPS63292649A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 半導体装置の製造方法 |
| JPH01214046A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4575402A (en) * | 1985-02-13 | 1986-03-11 | Hewlett-Packard Company | Method for fabricating conductors in integrated circuits |
| JPS63299251A (ja) * | 1987-05-29 | 1988-12-06 | Toshiba Corp | 半導体装置の製造方法 |
| US5081516A (en) * | 1987-12-02 | 1992-01-14 | Advanced Micro Devices, Inc. | Self-aligned, planarized contacts for semiconductor devices |
| US4851368A (en) * | 1987-12-04 | 1989-07-25 | Cornell Research Foundation, Inc. | Method of making travelling wave semi-conductor laser |
| US4822753A (en) * | 1988-05-09 | 1989-04-18 | Motorola, Inc. | Method for making a w/tin contact |
| DE4231312C2 (de) * | 1992-09-18 | 1996-10-02 | Siemens Ag | Antireflexschicht und Verfahren zur lithografischen Strukturierung einer Schicht |
| US5324689A (en) * | 1993-07-28 | 1994-06-28 | Taiwan Semiconductor Manufacturing Company | Critical dimension control with a planarized underlayer |
| KR100366910B1 (ko) * | 1994-04-05 | 2003-03-04 | 소니 가부시끼 가이샤 | 반도체장치의제조방법 |
| JPH1140664A (ja) * | 1997-07-17 | 1999-02-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6693038B1 (en) * | 1999-02-05 | 2004-02-17 | Taiwan Semiconductor Manufacturing Company | Method for forming electrical contacts through multi-level dielectric layers by high density plasma etching |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222071A (en) * | 1975-08-13 | 1977-02-19 | Hitachi Ltd | Method of selective etching of film of polyamide resin |
| JPS588579B2 (ja) * | 1975-08-20 | 1983-02-16 | 松下電器産業株式会社 | ハンドウタイソウチノセイゾウホウホウ |
| FR2428915A1 (fr) * | 1978-06-14 | 1980-01-11 | Fujitsu Ltd | Procede de fabrication d'un dispositif a semi-conducteurs |
| US4244799A (en) * | 1978-09-11 | 1981-01-13 | Bell Telephone Laboratories, Incorporated | Fabrication of integrated circuits utilizing thick high-resolution patterns |
| JPS5593225A (en) * | 1979-01-10 | 1980-07-15 | Hitachi Ltd | Forming method of minute pattern |
| EP0049400B1 (en) * | 1980-09-22 | 1984-07-11 | Kabushiki Kaisha Toshiba | Method of smoothing an insulating layer formed on a semiconductor body |
| US4492717A (en) * | 1981-07-27 | 1985-01-08 | International Business Machines Corporation | Method for forming a planarized integrated circuit |
| JPS59163826A (ja) * | 1983-03-08 | 1984-09-14 | Toshiba Corp | ドライエツチング方法 |
| US4478679A (en) * | 1983-11-30 | 1984-10-23 | Storage Technology Partners | Self-aligning process for placing a barrier metal over the source and drain regions of MOS semiconductors |
-
1984
- 1984-08-06 EP EP84401636A patent/EP0139549B1/fr not_active Expired
- 1984-08-06 DE DE8484401636T patent/DE3475856D1/de not_active Expired
- 1984-08-10 JP JP59166673A patent/JPS6055642A/ja active Granted
- 1984-08-10 US US06/639,587 patent/US4541892A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265835A (ja) * | 1985-05-20 | 1986-11-25 | Nippon Gakki Seizo Kk | 金属パタ−ン形成法 |
| JPS63287036A (ja) * | 1987-05-19 | 1988-11-24 | Nec Corp | 半導体装置の製造方法 |
| JPS63292649A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 半導体装置の製造方法 |
| JPH01214046A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0139549B1 (fr) | 1988-12-28 |
| DE3475856D1 (en) | 1989-02-02 |
| US4541892A (en) | 1985-09-17 |
| JPH0418457B2 (ja) | 1992-03-27 |
| EP0139549A1 (fr) | 1985-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6055642A (ja) | 集積回路の接続線設置方法 | |
| US4328262A (en) | Method of manufacturing semiconductor devices having photoresist film as a permanent layer | |
| EP0361752B1 (en) | Selective solder formation on printed circuit boards | |
| JP2003188148A (ja) | 半導体装置の製造方法 | |
| US4988403A (en) | Method of forming patterned silicone rubber layer | |
| US5506173A (en) | Process of fabricating a dielectric film for a semiconductor device | |
| JPH10308397A (ja) | 電極端子及びその製造方法 | |
| AU594518B2 (en) | Planarization through silylation | |
| JPS60124951A (ja) | 半導体装置の製造方法 | |
| JPS5998534A (ja) | 半導体装置 | |
| JP2695919B2 (ja) | 配線パターンの形成方法 | |
| KR100267778B1 (ko) | 반도체소자의 패드 형성방법 | |
| KR100197538B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR100398586B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPS59926A (ja) | アルミニウム膜の選択エツチング法 | |
| JPH09232321A (ja) | バンプ電極及びその製造方法 | |
| US7071101B1 (en) | Sacrificial TiN arc layer for increased pad etch throughput | |
| KR960008559B1 (ko) | 반도체 소자의 미세 콘택홀 형성방법 | |
| JP2636753B2 (ja) | 半導体装置の製造方法 | |
| JPS5831523A (ja) | 半導体装置の製造方法 | |
| KR100206896B1 (ko) | 바이폴라 소자의 컨택형성 방법 | |
| JP3156389B2 (ja) | 半導体装置の製造方法 | |
| KR910000277B1 (ko) | 반도체 장치의 제조방법 | |
| JPH0343780B2 (ja) | ||
| JPS5839034A (ja) | 電極形成方法 |