JPS6055652A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6055652A JPS6055652A JP58163454A JP16345483A JPS6055652A JP S6055652 A JPS6055652 A JP S6055652A JP 58163454 A JP58163454 A JP 58163454A JP 16345483 A JP16345483 A JP 16345483A JP S6055652 A JPS6055652 A JP S6055652A
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- JP
- Japan
- Prior art keywords
- film
- seed
- single crystal
- layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
- H10D88/01—Manufacture or treatment
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に素子を形成
する半導体層が絶縁層を介して多層に積層された構造を
有する半導体装置の製造方法に関する。
する半導体層が絶縁層を介して多層に積層された構造を
有する半導体装置の製造方法に関する。
従来このような多層構造の半導体装置を製造する場合、
下層の半導体層に半導体装置を形成した後、この上に絶
縁層を介して上層に多結晶又はアモルファス状の半導体
層を付着し、これをレーザアニール、電子ピームチニー
ルなどを用いて単結晶化し、この単結晶層に半導体装置
を形成している。上層の半導体層を７ニールするときに
は、単結晶方位をそろえるためζζ層間絶縁膜１こ穴を
あげ、下層の単結晶半導体層を露出させこれをシードと
して上層の単結晶化を行う。この時上層に良好な単結晶
を得るために重要なのは、上層の溶けた半導体がシード
の部分から順次冷却されて固化してゆくという事である
。しかるに従来の工程では、下層に半導体装置を形成す
る時にシードとなる部分に不純物が入ってしまっていた
。不純物が入るとこの部分の熱伝導度が悪くなるため、
上層のアニール時に良好な単結晶を得にくかった。
下層の半導体層に半導体装置を形成した後、この上に絶
縁層を介して上層に多結晶又はアモルファス状の半導体
層を付着し、これをレーザアニール、電子ピームチニー
ルなどを用いて単結晶化し、この単結晶層に半導体装置
を形成している。上層の半導体層を７ニールするときに
は、単結晶方位をそろえるためζζ層間絶縁膜１こ穴を
あげ、下層の単結晶半導体層を露出させこれをシードと
して上層の単結晶化を行う。この時上層に良好な単結晶
を得るために重要なのは、上層の溶けた半導体がシード
の部分から順次冷却されて固化してゆくという事である
。しかるに従来の工程では、下層に半導体装置を形成す
る時にシードとなる部分に不純物が入ってしまっていた
。不純物が入るとこの部分の熱伝導度が悪くなるため、
上層のアニール時に良好な単結晶を得にくかった。
このような従来の方法の欠点を第１図（ａ）〜（ｅｌに
示す例を用いて説明する。
示す例を用いて説明する。
本例では半導体としてＳｉを用い層間の絶縁膜にはＳｉ
Ｏ２を用いている。第１図（、）に示すように半導体基
板１０の上に一部を開孔したＳｔｏｗ膜２０全２０、そ
の上にポリＳｉ膜を付着し、レーザ・アニールによりポ
リＳｉ膜をこの開孔部４０（以下シードと称する）から
単結晶化する。次に単結晶化したＳｉ膜を必要な部分１
１．１２だげ残して除去し、表面にゲート酸化膜２１を
形成し、さらにゲート電極３０を設け、この後熱拡散又
はイオン注入法により不純物を導入し、ＭＯ８型トラン
ジスターを形成する。この時この上に単結晶を作る時の
シードとなる領域１２にも不純物が入ってしまう。
Ｏ２を用いている。第１図（、）に示すように半導体基
板１０の上に一部を開孔したＳｔｏｗ膜２０全２０、そ
の上にポリＳｉ膜を付着し、レーザ・アニールによりポ
リＳｉ膜をこの開孔部４０（以下シードと称する）から
単結晶化する。次に単結晶化したＳｉ膜を必要な部分１
１．１２だげ残して除去し、表面にゲート酸化膜２１を
形成し、さらにゲート電極３０を設け、この後熱拡散又
はイオン注入法により不純物を導入し、ＭＯ８型トラン
ジスターを形成する。この時この上に単結晶を作る時の
シードとなる領域１２にも不純物が入ってしまう。
次に第１図（ｂ）に示すように、上層との層間絶縁膜（
ＳｉＯｘ膜）２２を付着し、一部を開孔してシード４１
を形成する。
ＳｉＯｘ膜）２２を付着し、一部を開孔してシード４１
を形成する。
次に第１図（ｃ）に示すように５ｉＯｚ膜２２の上にポ
リＳｉ膜１３を付着させこれをレーザ・アニールによっ
て単結晶化する。このような従来の方法では、ポリＳｉ
膜１３をレーザ・アニールするときにシード４１となる
Ｓｔ膜１２に不純物が導入されており、しかもこれはＭ
ＯＳ）ランジスタのソース・ドレイン形成時に導入され
たものでかなり高濃度なもの（〜１０２０α−３）であ
り、熱伝導度は、常温でＩＷ／ａ−に以下である。−万
年鈍物濃度の低い場合（１０”ｃＩＬ−” ）のＳｉの
熱伝導度は２．５ Ｗ／ｃ＋ｎ−Ｋ程度であり大きな差
がある。従ってシードとなるＳｉ膜に不純物が入ってい
ると上層の８ｉ膜の７ニ一ル時に、シード部分からの固
化が困難となり良好なＳｔ単結晶層が得にくい。
リＳｉ膜１３を付着させこれをレーザ・アニールによっ
て単結晶化する。このような従来の方法では、ポリＳｉ
膜１３をレーザ・アニールするときにシード４１となる
Ｓｔ膜１２に不純物が導入されており、しかもこれはＭ
ＯＳ）ランジスタのソース・ドレイン形成時に導入され
たものでかなり高濃度なもの（〜１０２０α−３）であ
り、熱伝導度は、常温でＩＷ／ａ−に以下である。−万
年鈍物濃度の低い場合（１０”ｃＩＬ−” ）のＳｉの
熱伝導度は２．５ Ｗ／ｃ＋ｎ−Ｋ程度であり大きな差
がある。従ってシードとなるＳｉ膜に不純物が入ってい
ると上層の８ｉ膜の７ニ一ル時に、シード部分からの固
化が困難となり良好なＳｔ単結晶層が得にくい。
さらに、Ｓｔ ＬＳＩ製造プロセスで使用される、リン
、ホウ素、ヒ素などの溶融シリコン１こ対する同相シリ
コン中での不純物の偏析係数は１以下であり、シードの
Ｓｉ膜に含まれている不純物が上層のＳｔ結晶中へ拡散
してしまうという問題もある。
、ホウ素、ヒ素などの溶融シリコン１こ対する同相シリ
コン中での不純物の偏析係数は１以下であり、シードの
Ｓｉ膜に含まれている不純物が上層のＳｔ結晶中へ拡散
してしまうという問題もある。
以上述べた問題は、レーザ・アニール法のみではなく、
電子ビームアニール法、ストリップヒーター法など、い
わゆるシードを使ったラテラルエピタキシー技術では共
通の重要な問題点である。
電子ビームアニール法、ストリップヒーター法など、い
わゆるシードを使ったラテラルエピタキシー技術では共
通の重要な問題点である。
本発明の目的は上記欠点を除去し、良好な単結晶半導体
層を絶縁膜上に形成することにより、２層以上の単結晶
半導体層をもつ特性のすぐれた半導体装置の製造方法を
提供することにある。
層を絶縁膜上に形成することにより、２層以上の単結晶
半導体層をもつ特性のすぐれた半導体装置の製造方法を
提供することにある。
本発明によれば、単結晶半導体層が絶縁層を介して多層
に積層された半導体装置の製造方法において、下層の単
結晶半導体層にＭＩＳ型トランジスタのゲート電極を形
成した後、全面に不純物導入時にマスクとなる物質を付
着せしめ、フォト・レジスト工程により該物質が、直上
の単結晶層を成長する時にシードとなる部分をおおうよ
うに残して他の部分を除去せしめ、この後不純物を導入
して前記ＭＩＳ型トランジスタのソース、ドレイン電極
を形成し、層間絶縁膜を付着し、シードとなる部分の層
間絶縁膜を除去し、この上に半導体層を付着し、これを
７ニールして単結晶化することを特徴とする半導体装置
の製造方法を得る。
に積層された半導体装置の製造方法において、下層の単
結晶半導体層にＭＩＳ型トランジスタのゲート電極を形
成した後、全面に不純物導入時にマスクとなる物質を付
着せしめ、フォト・レジスト工程により該物質が、直上
の単結晶層を成長する時にシードとなる部分をおおうよ
うに残して他の部分を除去せしめ、この後不純物を導入
して前記ＭＩＳ型トランジスタのソース、ドレイン電極
を形成し、層間絶縁膜を付着し、シードとなる部分の層
間絶縁膜を除去し、この上に半導体層を付着し、これを
７ニールして単結晶化することを特徴とする半導体装置
の製造方法を得る。
次に本発明の詳細な説明を一実施例について図（５）
面を用いて行う。
第２＠（ａ）〜（ｂ）は、Ｓ１単結晶基板上に２層以上
のＳｉ膜を設け、多層半導体装置を製造する時の、第１
のＳｉ膜にＭＯ８型電界効果トランジスタを形成し、そ
の上部に第２のＳｉ膜をシードを用いてラテラル・エピ
タキシャル成長させるまでの工程を説明するだめの模式
断面図である。まずＳｔ単結晶基板゛１０ノ上に約０．
５ ｐｍ （Ｄ厚さｄ） Ｓｔｏｗ膜２０ヲｃＶＤ法に
より形成し、エツチングにより一部を開孔してシード４
０とし、つづいてポリＳ１膜をプラズマＣＶＤ法により
厚さ約０．６μｍだけ形成し、通常のＣＷ−Ａｒレーザ
アニール法により単結晶化し、さらに必要な部分１２．
１１を残して他はエツチング除去し、表面全体を熱酸化
することにより厚さ約８０ＯＡのＳｉＯｘ膜を形成し、
この上にゲート電極材料であるポリＳｉをＣＶＤ法によ
り形成し、通常のエツチング方法でゲート電極３０とし
てバターニングし、露出した５ｏｏｉのｓｔｏｗ膜をゲ
ート電極下の部分２１を除いてエツチング除去した（ａ
）図。
のＳｉ膜を設け、多層半導体装置を製造する時の、第１
のＳｉ膜にＭＯ８型電界効果トランジスタを形成し、そ
の上部に第２のＳｉ膜をシードを用いてラテラル・エピ
タキシャル成長させるまでの工程を説明するだめの模式
断面図である。まずＳｔ単結晶基板゛１０ノ上に約０．
５ ｐｍ （Ｄ厚さｄ） Ｓｔｏｗ膜２０ヲｃＶＤ法に
より形成し、エツチングにより一部を開孔してシード４
０とし、つづいてポリＳ１膜をプラズマＣＶＤ法により
厚さ約０．６μｍだけ形成し、通常のＣＷ−Ａｒレーザ
アニール法により単結晶化し、さらに必要な部分１２．
１１を残して他はエツチング除去し、表面全体を熱酸化
することにより厚さ約８０ＯＡのＳｉＯｘ膜を形成し、
この上にゲート電極材料であるポリＳｉをＣＶＤ法によ
り形成し、通常のエツチング方法でゲート電極３０とし
てバターニングし、露出した５ｏｏｉのｓｔｏｗ膜をゲ
ート電極下の部分２１を除いてエツチング除去した（ａ
）図。
次に全面にフォトレジストを厚さ約１μｍ付着し、（６
） 上層のＳｔ膜をアニールするときにシードとなる部分１
２をカバーするようにパターニングしてレジスト膜５０
として残し、これをマスクにイオン注入法により、リン
を約７０ＫｅＶの加速電圧で導入し、ＮチャネルＭＯ８
型トランジスターを形成する。
） 上層のＳｔ膜をアニールするときにシードとなる部分１
２をカバーするようにパターニングしてレジスト膜５０
として残し、これをマスクにイオン注入法により、リン
を約７０ＫｅＶの加速電圧で導入し、ＮチャネルＭＯ８
型トランジスターを形成する。
（（ｂ）図）
続いてイオン注入のマスクとなったレジスト膜５０を余
り離した後、層間絶縁膜（Ｓｔｏｗ膜）を厚さ約０．５
μｍプラズマＣＶＤ法により付着し、シードとなる部分
４１を開孔する。（（Ｃ）図）その後全面を厚さ約０．
６μｍだけプラズマＣＶＤ法によりポリＳｔ膜１３を付
着せしめ、レーザ・アニール法によりポリＳｔ膜１３を
単結晶化する。（（ｄ）図）この方法によれば、第１層
にＭＯ８型トランジスタを形成した後もシードの部分の
不純物濃度は、極めて低く、第２層のレーザアニール時
にシード部分での熱伝導度の低下もなく、シード部分か
らの結晶化が容易になされ、さらに不純物の偏析もなく
良好なＳｔ単結晶層が得られる。
り離した後、層間絶縁膜（Ｓｔｏｗ膜）を厚さ約０．５
μｍプラズマＣＶＤ法により付着し、シードとなる部分
４１を開孔する。（（Ｃ）図）その後全面を厚さ約０．
６μｍだけプラズマＣＶＤ法によりポリＳｔ膜１３を付
着せしめ、レーザ・アニール法によりポリＳｔ膜１３を
単結晶化する。（（ｄ）図）この方法によれば、第１層
にＭＯ８型トランジスタを形成した後もシードの部分の
不純物濃度は、極めて低く、第２層のレーザアニール時
にシード部分での熱伝導度の低下もなく、シード部分か
らの結晶化が容易になされ、さらに不純物の偏析もなく
良好なＳｔ単結晶層が得られる。
本実施例以外の構成においても同様の効果が得られる。
すなわち層間絶縁膜には、Ｓｔｏｗの他Ｓｉ３Ｎ４ある
いはそれらの多層構造などでも良く、また単結晶化させ
る半導体はポリＳｔ以外にアモルファスＳｔ等でも可能
であり、不純物導入のマスク材は、ＳｉＯ鵞、５ｌｓＮ
ａ 、）Ｊなども使用可能である。特にＳｉＯ□、５ｉ
ｓＮ４をマスク材を使用した場合には、不純物の導入に
熱拡散法を使うこともできる。またトランジスタもＭＯ
Ｓに限らず一般にＭＩ’Ｓでよいことは自明である。
いはそれらの多層構造などでも良く、また単結晶化させ
る半導体はポリＳｔ以外にアモルファスＳｔ等でも可能
であり、不純物導入のマスク材は、ＳｉＯ鵞、５ｌｓＮ
ａ 、）Ｊなども使用可能である。特にＳｉＯ□、５ｉ
ｓＮ４をマスク材を使用した場合には、不純物の導入に
熱拡散法を使うこともできる。またトランジスタもＭＯ
Ｓに限らず一般にＭＩ’Ｓでよいことは自明である。
第１図（ａ）〜（Ｃ）は、従来Ｓｔ基板上に多層の単結
晶層を設け、各々の層に半導体装置を形成するいわゆる
多層半導体装置の製造工程を説明するだめの模式的断面
図である。 第２図（ａ）〜（ｄ）は、本発明の一実施例を説明する
ための模式的断面図である。 図中１０はＳｔ単結晶基板、２０は第１の層間絶縁膜、
２１はゲート酸化膜、２２は第２の眉間絶縁膜、３０は
ゲート電極、１１は第１の単結晶半導体層で構成される
ＭＯ８型トランジスタ、１２は第１の単結晶半導体層で
、第２の単結晶半導体層成長時のシードとなる部分、１
３は第２の単結晶半導体層、４０は第１層のシード、４
１は第２層のシード、５０は、シード部分のカバー、を
各々示す。 （９） Ｕ
晶層を設け、各々の層に半導体装置を形成するいわゆる
多層半導体装置の製造工程を説明するだめの模式的断面
図である。 第２図（ａ）〜（ｄ）は、本発明の一実施例を説明する
ための模式的断面図である。 図中１０はＳｔ単結晶基板、２０は第１の層間絶縁膜、
２１はゲート酸化膜、２２は第２の眉間絶縁膜、３０は
ゲート電極、１１は第１の単結晶半導体層で構成される
ＭＯ８型トランジスタ、１２は第１の単結晶半導体層で
、第２の単結晶半導体層成長時のシードとなる部分、１
３は第２の単結晶半導体層、４０は第１層のシード、４
１は第２層のシード、５０は、シード部分のカバー、を
各々示す。 （９） Ｕ
Claims (1)
- 【特許請求の範囲】 単結晶半導体層が絶縁層を介して多層に積層された半導
体装置の製造方法において、下層の単結晶半導体層にＭ
ＩＳ型トランジスタのゲート電極を形成した後、全面に
不純物導入時にマスクとなる物質を付着せしめ、フォト
・レジスト工程により該物質が、直上の単結晶層を成長
する時にシードとなる部分をおｇうように残して他の部
分を除去せしめ、この後不純物を導入して前記ＭＩＳ型
トランジスタのソース、ドレイン電極を形成し、層間絶
縁膜を付着し、シードとなる部分の層間絶縁膜を除去し
、この上に半導体層を付着し、これを７ニールして単結
晶化することを特徴とする半導体装置の製造方法。 （１）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163454A JPS6055652A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163454A JPS6055652A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055652A true JPS6055652A (ja) | 1985-03-30 |
Family
ID=15774188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163454A Pending JPS6055652A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055652A (ja) |
-
1983
- 1983-09-06 JP JP58163454A patent/JPS6055652A/ja active Pending
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