JPS6055670A - 電気的に消去可能なプログラマブル読取専用メモリ - Google Patents
電気的に消去可能なプログラマブル読取専用メモリInfo
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- JPS6055670A JPS6055670A JP59160171A JP16017184A JPS6055670A JP S6055670 A JPS6055670 A JP S6055670A JP 59160171 A JP59160171 A JP 59160171A JP 16017184 A JP16017184 A JP 16017184A JP S6055670 A JPS6055670 A JP S6055670A
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- JP
- Japan
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- region
- memory
- programmable read
- programming
- electrically erasable
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の分厨
本発明は半導体回路、特に電気的に消去可能なプログラ
マブル読取専用メモリ（ＥＦＰＲＯＭ’）に関す＋５る
ものである。
マブル読取専用メモリ（ＥＦＰＲＯＭ’）に関す＋５る
ものである。
電子メモリ装置は種々のものが従来公知である。
読取専用メモＩＪ（ＲＯＭ）は複数個の２進数字（ピッ
ト）から成る情報を提供するものである。ＲＯＭはその
製造中にプログラムして情報を記憶し、一旦２゜（７） 製造されるとそのプログラム状態は永久に固定さ１れた
ままになる。プログラマブル読取専用メモリ（ＦＲＯＭ
）は製造後に電気的にプログラムし得るものであり、
これがため多数の未プログラムＦＲＯＭ装置を製造し、
製造されたこれら装置を比較的短・・かいターンアラウ
ンドタイムでプログラムすることができる。消去可能な
ＦＲＯＭ （＋“Ｅ・ＦＲＯＭ ）もＦＲＯＭの一種で
、それに記憶されたデータを代表的には紫外光（ＵＶ）
にさらすことにより消去することができるものである。
ト）から成る情報を提供するものである。ＲＯＭはその
製造中にプログラムして情報を記憶し、一旦２゜（７） 製造されるとそのプログラム状態は永久に固定さ１れた
ままになる。プログラマブル読取専用メモリ（ＦＲＯＭ
）は製造後に電気的にプログラムし得るものであり、
これがため多数の未プログラムＦＲＯＭ装置を製造し、
製造されたこれら装置を比較的短・・かいターンアラウ
ンドタイムでプログラムすることができる。消去可能な
ＦＲＯＭ （＋“Ｅ・ＦＲＯＭ ）もＦＲＯＭの一種で
、それに記憶されたデータを代表的には紫外光（ＵＶ）
にさらすことにより消去することができるものである。
ｌＰＲＯＭは、消去されると、七Ｉｌｌれに記憶されて
いた情報の全ビットが消失し、これは屡々“バルク消去
”と称されている。最も新しいメモリは電気的に消去可
能な読取専用メモリ（ＥＥＦＲＯＭ ）であり、このメ
モリはプログラムしたその内容を電気的に消去して再プ
ログラムすると１５とができる。ＥＥＰＲＯＭは、適正
に設計すれば、それに記憶されている情報を消去するた
めに回路全体を紫外光にさらす必要がないため、１つの
ワード又は１つのビットでも他のプログラムされている
情報をそのままに残して消去することができる。。
いた情報の全ビットが消失し、これは屡々“バルク消去
”と称されている。最も新しいメモリは電気的に消去可
能な読取専用メモリ（ＥＥＦＲＯＭ ）であり、このメ
モリはプログラムしたその内容を電気的に消去して再プ
ログラムすると１５とができる。ＥＥＰＲＯＭは、適正
に設計すれば、それに記憶されている情報を消去するた
めに回路全体を紫外光にさらす必要がないため、１つの
ワード又は１つのビットでも他のプログラムされている
情報をそのままに残して消去することができる。。
（８）
代表的な従来のＫＥＰＲＯＭは「Ｅｌｅｃｔｒｏｎｉｃ
ｓ Ｊ（１９８０年８月８８日）、第１１８−１１７頁
に発表されているジョンソンの論文“１６に−ＥＥＰＲ
ＯＭ Ｒｅ１ｉｅ８０ｎ Ｔｕｎｎｅｌｉｎｇ Ｆｏｒ
Ｂｙｔｅ −Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ Ｓ
ｔｏｒａｇｅ″に開示されている・５この代表的な従来
のＥＥＦＲＯＭのメモリセルは第１図に示すようにシリ
コン基鈑９９内に形成されたソース１０１及びドレイン
１０２とそれらの間に形成されたチャンネル領域１０Ｂ
を有するトランジスタ１００を含んでいる。ゲート絶縁
層１０４１゜によってチャンネル１０８及びドレイン１
０２の上方に形成されたフローティングゲート１０５を
電気的に絶縁し、更に極めて薄いトンネル酸化物領域１
０６によって７０−ティングゲート１０５の小部分をド
レイン１０２から電気的に絶縁して＋５いる。この従来
の構造は更に制御ゲート１０８と、フローティング１０
５と制御ゲート１０８との間に形成された絶縁層１０７
を含んでいる。
ｓ Ｊ（１９８０年８月８８日）、第１１８−１１７頁
に発表されているジョンソンの論文“１６に−ＥＥＰＲ
ＯＭ Ｒｅ１ｉｅ８０ｎ Ｔｕｎｎｅｌｉｎｇ Ｆｏｒ
Ｂｙｔｅ −Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ Ｓ
ｔｏｒａｇｅ″に開示されている・５この代表的な従来
のＥＥＦＲＯＭのメモリセルは第１図に示すようにシリ
コン基鈑９９内に形成されたソース１０１及びドレイン
１０２とそれらの間に形成されたチャンネル領域１０Ｂ
を有するトランジスタ１００を含んでいる。ゲート絶縁
層１０４１゜によってチャンネル１０８及びドレイン１
０２の上方に形成されたフローティングゲート１０５を
電気的に絶縁し、更に極めて薄いトンネル酸化物領域１
０６によって７０−ティングゲート１０５の小部分をド
レイン１０２から電気的に絶縁して＋５いる。この従来
の構造は更に制御ゲート１０８と、フローティング１０
５と制御ゲート１０８との間に形成された絶縁層１０７
を含んでいる。
第１図にはこのセルに形成される種々の容量も示しであ
る。例えば、Ｏａｈはフローティングゲ−２゜ト１０５
とチャンネル領域１０８との間に形成さ゛れる容量であ
り、Ｃｐｐは制御ゲート１０８とフローティングゲート
１０５との間に形成される容量であり、Ｏｔはフローテ
ィングゲート１ｏ５とドレイン１０２との間に形成され
る容量である。 斯る従来のＥＥＰＲＯＭメモリセルに
論理値”ｌ ”を記憶するためにはフローティングゲー
ト１０５に電荷が蓄積されてない状態とするのが代表的
である。フローティングゲー）１０５に電荷が蓄積され
ていない場合、トランジスタ１００は、論理１０値”ｌ
”を記憶するセルの制御ゲートのしきい値電圧ｖｔ（即
ちトランジスタ１００をターンオンさせるのに必要な制
御ゲー１１０８の電圧で、代表的には２．０ボルト）よ
り大きい読取電圧ｖｒがそのゲートに供給されたときに
ターンオンする。逆１″に、メモリセル１００に論理値
“０”を記憶するためには、電子をフローティングゲ−
）１０５に注入してフローティングゲートに負電圧を与
え、制御ゲートのしきい値電圧を増大した状態とする。
る。例えば、Ｏａｈはフローティングゲ−２゜ト１０５
とチャンネル領域１０８との間に形成さ゛れる容量であ
り、Ｃｐｐは制御ゲート１０８とフローティングゲート
１０５との間に形成される容量であり、Ｏｔはフローテ
ィングゲート１ｏ５とドレイン１０２との間に形成され
る容量である。 斯る従来のＥＥＰＲＯＭメモリセルに
論理値”ｌ ”を記憶するためにはフローティングゲー
ト１０５に電荷が蓄積されてない状態とするのが代表的
である。フローティングゲー）１０５に電荷が蓄積され
ていない場合、トランジスタ１００は、論理１０値”ｌ
”を記憶するセルの制御ゲートのしきい値電圧ｖｔ（即
ちトランジスタ１００をターンオンさせるのに必要な制
御ゲー１１０８の電圧で、代表的には２．０ボルト）よ
り大きい読取電圧ｖｒがそのゲートに供給されたときに
ターンオンする。逆１″に、メモリセル１００に論理値
“０”を記憶するためには、電子をフローティングゲ−
）１０５に注入してフローティングゲートに負電圧を与
え、制御ゲートのしきい値電圧を増大した状態とする。
このフローティングゲートへの電子の注入は例え２（１
げファウラー−ノルドハイムトンネル現象により１達成
される。この電子トンネル現象を得る一つの方法では制
御ゲート１０８に高圧（代表的には１０−２０ボルト）
を供給すると共にドレイン１０２、ソース１０１及び基
板９９を接地する。５これにより電子がドレイン領域１
０２からトンネル酸化層１０６を通り抜けてフローティ
ングゲート１ＯＩＳに流れる。この論理値″０”のプロ
グラミング中に十分な着の電子がフローティングゲート
１０５に蓄積されてこのメモリセルの制御ゲー１゜トし
きい値電圧ｖｔが上列しく代表的には６ボルト以上にな
る）、このセルはその制御ゲートに供給される読取電圧
ｖｒに応答してターンオンし得なくなる。
げファウラー−ノルドハイムトンネル現象により１達成
される。この電子トンネル現象を得る一つの方法では制
御ゲート１０８に高圧（代表的には１０−２０ボルト）
を供給すると共にドレイン１０２、ソース１０１及び基
板９９を接地する。５これにより電子がドレイン領域１
０２からトンネル酸化層１０６を通り抜けてフローティ
ングゲート１ＯＩＳに流れる。この論理値″０”のプロ
グラミング中に十分な着の電子がフローティングゲート
１０５に蓄積されてこのメモリセルの制御ゲー１゜トし
きい値電圧ｖｔが上列しく代表的には６ボルト以上にな
る）、このセルはその制御ゲートに供給される読取電圧
ｖｒに応答してターンオンし得なくなる。
メモリセルを消去する、換言すればメモリセル１５の状
態を論理値゛０”から”ｌ”へ変化させるためには、フ
ローティングゲート１０５を放電、させる。これは、例
えば制御ゲート１０８を接地し、高電圧をドレイン１０
２に供給し、ソース１０１を切離しく即ちソースを“フ
ローティングにす、３）（１１） る）、基板９９を接地することにより達成される。゛こ
れにより電子がフローティングゲート１０５がらトンネ
ル酸化層１０６を通り抜けてドレイン１０２に流れ、フ
ローティングゲート１０５が放電されて制御ゲートのし
きい値電圧が低下し、メ５モリセルに論理値”１”が蓄
積される。
態を論理値゛０”から”ｌ”へ変化させるためには、フ
ローティングゲート１０５を放電、させる。これは、例
えば制御ゲート１０８を接地し、高電圧をドレイン１０
２に供給し、ソース１０１を切離しく即ちソースを“フ
ローティングにす、３）（１１） る）、基板９９を接地することにより達成される。゛こ
れにより電子がフローティングゲート１０５がらトンネ
ル酸化層１０６を通り抜けてドレイン１０２に流れ、フ
ローティングゲート１０５が放電されて制御ゲートのし
きい値電圧が低下し、メ５モリセルに論理値”１”が蓄
積される。
第２ａ図にはセル１００に論理値００″を蓄積するプロ
グラミング中における第１図のセル１００の種々の容量
の接続を示す。このプログラミング中、制御ゲート１０
８は高いプログラミンＩｌｌグ電圧ｖｐｐＶｃ接続され
、ドレイン１０２、ソースソース１０１及び基板９０（
従ってチャンネル１０Ｂ４）は接地される。ここで、チ
ャンネルは反転されず、フローティングゲート１０５の
電荷による影響を無視するものとすると（との仮定は１
５ここでの論議のために好適な近似をもたらす）、フロ
ーティングゲート１０５とドレイン１０２との間（２）
Ｗ圧Ｖｙはプログラミング電圧−の関数として次のよう
に書き表わせる。
グラミング中における第１図のセル１００の種々の容量
の接続を示す。このプログラミング中、制御ゲート１０
８は高いプログラミンＩｌｌグ電圧ｖｐｐＶｃ接続され
、ドレイン１０２、ソースソース１０１及び基板９０（
従ってチャンネル１０Ｂ４）は接地される。ここで、チ
ャンネルは反転されず、フローティングゲート１０５の
電荷による影響を無視するものとすると（との仮定は１
５ここでの論議のために好適な近似をもたらす）、フロ
ーティングゲート１０５とドレイン１０２との間（２）
Ｗ圧Ｖｙはプログラミング電圧−の関数として次のよう
に書き表わせる。
ｖＦ−ｖｐｐ（Ｏｐｐ）／（Ｏｐｐ＋Ｏｔ＋ｏｏｈ）（
１）１ｖＦ＝ Ａ Ｖｐｐ（ｓ） ここで、Ａはプログラミング動車で、 Ａ−（０）／ （Ｏｐｐ＋ Ｏｉ ＋ ０ｏｈ） （ａ
ｌｐ 同様に、消去中は制御ゲー）１０８、基板９９（及びチ
ャンネル領域１０８）は接地され、ドレインｌ ＯＢ
ｌｃ高い正電圧ｖｐｐが供給され、セル１００の種々の
容１は第２ｂ図に示すように接続１゜される。ここで、
再びフローティングゲートの電荷による影響を無視する
と、フローティングゲート１０５とドレイン１０２との
間の電圧％ＶＦはプログラミング′町圧Ｖ、ｐの関数と
して次のように誓き表わせる。
１）１ｖＦ＝ Ａ Ｖｐｐ（ｓ） ここで、Ａはプログラミング動車で、 Ａ−（０）／ （Ｏｐｐ＋ Ｏｉ ＋ ０ｏｈ） （ａ
ｌｐ 同様に、消去中は制御ゲー）１０８、基板９９（及びチ
ャンネル領域１０８）は接地され、ドレインｌ ＯＢ
ｌｃ高い正電圧ｖｐｐが供給され、セル１００の種々の
容１は第２ｂ図に示すように接続１゜される。ここで、
再びフローティングゲートの電荷による影響を無視する
と、フローティングゲート１０５とドレイン１０２との
間の電圧％ＶＦはプログラミング′町圧Ｖ、ｐの関数と
して次のように誓き表わせる。
ｖＦ＝ｖｐｐ（Ｏｐｐ十〇。ｈ）／（Ｏｐｐ＋Ｏｏｈ十
ｏ、） （４）ＶＦ＝ＢＶｐｐ（墨） ここで、Ｂは消去効率で、 Ｂ＝（Ｏｐｐ十〇ｏｈ）／（Ｏｐｐ十〇。ｈ＋０．）
（６）セル１００の種々の容量は次の式を用いて計算す
ることができる。
ｏ、） （４）ＶＦ＝ＢＶｐｐ（墨） ここで、Ｂは消去効率で、 Ｂ＝（Ｏｐｐ十〇ｏｈ）／（Ｏｐｐ十〇。ｈ＋０．）
（６）セル１００の種々の容量は次の式を用いて計算す
ることができる。
０＝ｇＡ／ｌ。
ここでＯは容量値、
６は誘Ｎ率（５ｉｎ２の場合約８．４５Ｘ１０″″１８
）、Ａは電極面積 ｔは誘電体の厚さ 代表的な従来のＥＥＦＲＯＭのセルの各部の寸法と種々
の容量の値を表１に示す。
）、Ａは電極面積 ｔは誘電体の厚さ 代表的な従来のＥＥＦＲＯＭのセルの各部の寸法と種々
の容量の値を表１に示す。
表１
０、 ２．２５ １００ ？ 、８ ｘ １０−１５０
ｏｈ１０．５ ７５０ ４．８ ｘ １０−”０ｐｐ１
１５．０ ８００ ４９．６ ｘ １０−”これかため
１代表的な従来のＥＥＰＲＯＭセルではプ 】ログラミ
ング効率Ａ（式（８））は約７９．８％であり、消去効
率Ｂ（式（６））は約８７％である。
ｏｈ１０．５ ７５０ ４．８ ｘ １０−”０ｐｐ１
１５．０ ８００ ４９．６ ｘ １０−”これかため
１代表的な従来のＥＥＰＲＯＭセルではプ 】ログラミ
ング効率Ａ（式（８））は約７９．８％であり、消去効
率Ｂ（式（６））は約８７％である。
フローティングゲートを充電する（即ちセルをプログラ
ムする）速度及びフローティングゲート５を放電する（
即ちセルを消去する）速度はトンネル −絶縁層１０６
間の電界の強さより決まる。この電界の強さは制御ゲー
ト１０８とトンネル絶縁層１０６の下方の基板内のトン
ネル領域（即ちドレイン１０２）との間に加わる電圧Ｖ
とセルの結Ｉ。
ムする）速度及びフローティングゲート５を放電する（
即ちセルを消去する）速度はトンネル −絶縁層１０６
間の電界の強さより決まる。この電界の強さは制御ゲー
ト１０８とトンネル絶縁層１０６の下方の基板内のトン
ネル領域（即ちドレイン１０２）との間に加わる電圧Ｖ
とセルの結Ｉ。
ｐ
合札とにより決まる。この結合比は供給された電圧ｖｐ
、の何割がフローティングゲー）１０５とトンネル領域
（即ちドレイン）領域１０２との間のトンネル絶縁層１
０６間に加わるかを表わす。
、の何割がフローティングゲー）１０５とトンネル領域
（即ちドレイン）領域１０２との間のトンネル絶縁層１
０６間に加わるかを表わす。
高いプログラミング速度及び消去速度を有する１５ＥＥ
ＦＲＯＭセルを提供するのが望ましいため、セルはプロ
グラミング効率及び消去効率（結合比）ができるだけｌ
に近くなるように構成するのが望まい。とれを達成する
ためには、容−ｎｏｔの値をできるだけ小さくするど共
に容量Ｏ９ｈ及びＯｐｐの値２．。
ＦＲＯＭセルを提供するのが望ましいため、セルはプロ
グラミング効率及び消去効率（結合比）ができるだけｌ
に近くなるように構成するのが望まい。とれを達成する
ためには、容−ｎｏｔの値をできるだけ小さくするど共
に容量Ｏ９ｈ及びＯｐｐの値２．。
（１５）
をできるだけ大きくする必要がある。容量Ｏｔの １電
極サイズを最小にするのには実際上制限があり、８９２
１７９４７幅を作製し得る技術を使用して得られる約２
．２５ Ｘ １．０ミクロジの極板サイズが可能な最小
サイズと思われる。更に、トンネル絶５縁層ｉｏ６の厚
さは十分に薄くして効果的なトンネル現象がフローティ
ングゲート１０５とドレイン１０１１との間に発生し得
るようにする必要がある。容１０ｃｈ及びＯｐｐは無制
限に増大させてセルの効率を増大させることができるが
、セルを小すロ１イズに維持することが困難になる。こ
れがため、セルサイズを減少させることとプログラミン
グ効率及び消去効率を増大させることは相反することで
ある。更に、プログラミング及び消去電圧を増大させる
とＥＥＰＲＯＭセルのプログラミング及び消１５去速度
が増大する。しかし、プログラミング電圧Ｖ は最低に
して不所望な電圧降服による回路のｐ 故障を阻止すると共にＥＥＦＲＯＭセルを高電圧を必要
としない回路に使用し得るようにするのが極めて望まし
い。 ２．。
極サイズを最小にするのには実際上制限があり、８９２
１７９４７幅を作製し得る技術を使用して得られる約２
．２５ Ｘ １．０ミクロジの極板サイズが可能な最小
サイズと思われる。更に、トンネル絶５縁層ｉｏ６の厚
さは十分に薄くして効果的なトンネル現象がフローティ
ングゲート１０５とドレイン１０１１との間に発生し得
るようにする必要がある。容１０ｃｈ及びＯｐｐは無制
限に増大させてセルの効率を増大させることができるが
、セルを小すロ１イズに維持することが困難になる。こ
れがため、セルサイズを減少させることとプログラミン
グ効率及び消去効率を増大させることは相反することで
ある。更に、プログラミング及び消去電圧を増大させる
とＥＥＰＲＯＭセルのプログラミング及び消１５去速度
が増大する。しかし、プログラミング電圧Ｖ は最低に
して不所望な電圧降服による回路のｐ 故障を阻止すると共にＥＥＦＲＯＭセルを高電圧を必要
としない回路に使用し得るようにするのが極めて望まし
い。 ２．。
米国特許第４１’１６１８４７号明細書にはユニークな
１電気消去可能プログラマブル読取専用メモリセルが開
示されており、このセルではトンネル絶縁膜をチャンネ
ル領域の一部分上に形成し、フローティングゲートをド
レイン領域とチャンネル領域の５一部分の上方にのみ延
在させている。このセル構造モソースとフローティング
ゲートとの間の容量を最小に維持する必要がある。他の
従来のＥＥＦＲＯＭ装置が米国特許第４８４２０９０号
、同第４２６７６８２号及び同第４１１５９１４号に開
示さ１０れている。
１電気消去可能プログラマブル読取専用メモリセルが開
示されており、このセルではトンネル絶縁膜をチャンネ
ル領域の一部分上に形成し、フローティングゲートをド
レイン領域とチャンネル領域の５一部分の上方にのみ延
在させている。このセル構造モソースとフローティング
ゲートとの間の容量を最小に維持する必要がある。他の
従来のＥＥＦＲＯＭ装置が米国特許第４８４２０９０号
、同第４２６７６８２号及び同第４１１５９１４号に開
示さ１０れている。
発明の概要
本発明の目的は従来のＩＪＰＲＯＭ ’＊ルと構造がＩ
しく相違するが公知の半導体製造技術により製造し得る
効率の良いユニークなＥＫＰＲＯＭセルを形成１５して
ＫＫＰＲＯＭの効率を改善することにある。本発明の一
実施例では、ＥＪＣＰＲＯＭセルは半導体基板内にソー
ス、チャンネル及びドレイン領域を含むだけでなく、別
個のプログラミング拡散領域も含むものとする。トンネ
ル酸化層はドレイン領域上に４５、形成しないでトンネ
ル領域上に形成し、フローティングゲートはソース、チ
ャンネル及びドレイン上だけでなくトンネル領域上にも
延在させる。このように構成すると、セル動車を決定す
るセルの種々の容量を良好に制御することができ、従来
の゛ＥＥＰＲＯＭメモリセルより効率が良いユニークな
ＥＥＰＲＯＭメモリセルが得られる。
しく相違するが公知の半導体製造技術により製造し得る
効率の良いユニークなＥＫＰＲＯＭセルを形成１５して
ＫＫＰＲＯＭの効率を改善することにある。本発明の一
実施例では、ＥＪＣＰＲＯＭセルは半導体基板内にソー
ス、チャンネル及びドレイン領域を含むだけでなく、別
個のプログラミング拡散領域も含むものとする。トンネ
ル酸化層はドレイン領域上に４５、形成しないでトンネ
ル領域上に形成し、フローティングゲートはソース、チ
ャンネル及びドレイン上だけでなくトンネル領域上にも
延在させる。このように構成すると、セル動車を決定す
るセルの種々の容量を良好に制御することができ、従来
の゛ＥＥＰＲＯＭメモリセルより効率が良いユニークな
ＥＥＰＲＯＭメモリセルが得られる。
実施例の説明
第８図は本発明に従って構成したＥＥＦＲＯＭセルの一
流例の断面図である。説明の便宜上、第８図（（・のセ
ルはＰ型シリコン基板に形成され、基板内には種々のＮ
型拡赦領域を有し、相互接続導体及びゲートとして多結
晶シリコンを用いているものとする。尚、本発明の他の
実施例では異なる導電型、多結晶シリコン以外の材料（
例えばアルミニウム↓５アルミニウム合金、耐火金属及
び耐火金属の合金）から成る相互接続を用いることがで
きること勿論である。
流例の断面図である。説明の便宜上、第８図（（・のセ
ルはＰ型シリコン基板に形成され、基板内には種々のＮ
型拡赦領域を有し、相互接続導体及びゲートとして多結
晶シリコンを用いているものとする。尚、本発明の他の
実施例では異なる導電型、多結晶シリコン以外の材料（
例えばアルミニウム↓５アルミニウム合金、耐火金属及
び耐火金属の合金）から成る相互接続を用いることがで
きること勿論である。
第８図に示すように、Ｐ型基板１１内にはＮ型ドレイン
領域１８−８、Ｎ型ソース領域１８−２．！、。
領域１８−８、Ｎ型ソース領域１８−２．！、。
及び新規なＮ型プログラミング領域１８−１が形１成さ
れ、プログラミング領域１８−１は厚いフィールド酸化
物１６でソース領域１８−２から分離されろ。チャンネ
ル領域１８−４は基板ｌｌ内のドレイン領域１８−８と
ソース領域１８−２との５間に形成される。ゲート絶縁
１ｉｉ（酸化層）１９は基板１１０表面上で、ドレイン
領域１８−８、ソース領域１８−２、チャンネル領域１
８−４及びプログラミング領域１８−１の一部分の上に
形成さｈる。プログラミング領域１８−１の残部の上１
０には、セルＩＯのプログラミング中及び消去中にフロ
ーティングゲート２１とプログラミング領域１８−１と
の間に（トンネル現象により）１！子を流し得る薄いト
ンネル絶＃を層２０が形成される。
れ、プログラミング領域１８−１は厚いフィールド酸化
物１６でソース領域１８−２から分離されろ。チャンネ
ル領域１８−４は基板ｌｌ内のドレイン領域１８−８と
ソース領域１８−２との５間に形成される。ゲート絶縁
１ｉｉ（酸化層）１９は基板１１０表面上で、ドレイン
領域１８−８、ソース領域１８−２、チャンネル領域１
８−４及びプログラミング領域１８−１の一部分の上に
形成さｈる。プログラミング領域１８−１の残部の上１
０には、セルＩＯのプログラミング中及び消去中にフロ
ーティングゲート２１とプログラミング領域１８−１と
の間に（トンネル現象により）１！子を流し得る薄いト
ンネル絶＃を層２０が形成される。
フローティングゲート２１はドレイン１８−８．１５チ
ャンネル１．８−４．ソース１８−２及びプログラミン
グ領１１Ａ１１ Ｂ −１の上方に形成される。フロー
ティングゲートｇｉの側面及び上面上に絶縁層（酸化層
）ｇ２が形成され、その上に制御ゲートｚ８が形成され
、このゲートは図に示すようにド、。
ャンネル１．８−４．ソース１８−２及びプログラミン
グ領１１Ａ１１ Ｂ −１の上方に形成される。フロー
ティングゲートｇｉの側面及び上面上に絶縁層（酸化層
）ｇ２が形成され、その上に制御ゲートｚ８が形成され
、このゲートは図に示すようにド、。
（１９）
レイン１８−８に接続される。ドレイン１８−８’にセ
ルのプログラミング及び消去に必要な電圧を供給する他
の手段を設ける場合にはフローテイングゲー）２１はド
レイン１８−８に電気的に接続する必要はない。当業者
であればゲート酸化層 ５１９はトンネル領域１８−１
の上に形成する必要はなく、薄いトンネル酸化層２０を
形成してプログラミング領域１８−１からフローテイン
グゲー）２１を絶縁することが重要であることが理解さ
れると思う。更に、トンネル絶縁層は例えば嗜化用シリ
コン、二酸化シリコン又は二酸化シリコンと窒化シリコ
ンの多重層で形成することができる。
ルのプログラミング及び消去に必要な電圧を供給する他
の手段を設ける場合にはフローテイングゲー）２１はド
レイン１８−８に電気的に接続する必要はない。当業者
であればゲート酸化層 ５１９はトンネル領域１８−１
の上に形成する必要はなく、薄いトンネル酸化層２０を
形成してプログラミング領域１８−１からフローテイン
グゲー）２１を絶縁することが重要であることが理解さ
れると思う。更に、トンネル絶縁層は例えば嗜化用シリ
コン、二酸化シリコン又は二酸化シリコンと窒化シリコ
ンの多重層で形成することができる。
また、必要に応じ、制御ゲート２８は形成する必要がな
く、メモリセルに蓄積されているデータ（論理値”１“
又は０”）を、ソース１８−２１！及びドレイン１８−
８に供給される電圧並びにフローテイングゲー）２１の
蓄積電荷の結果としてソース及びドレイン間に電流が流
れるか否かにより決定するようにすることもできる。
く、メモリセルに蓄積されているデータ（論理値”１“
又は０”）を、ソース１８−２１！及びドレイン１８−
８に供給される電圧並びにフローテイングゲー）２１の
蓄積電荷の結果としてソース及びドレイン間に電流が流
れるか否かにより決定するようにすることもできる。
第８図に示すように、フローティンゲート８１！、。
とドレイン１８−８との間に容量Ｃｐｒ□が、フロ １
−ティングゲート１ｕ１１とチャンネル１８−４との間
に容”Ｏｃｈが、フローティングゲート２１とソース１
８−２との間に容量０ｐｒｓが、フローティングゲート
２１とプログラミング領域１８−１と５の間に容゛閣Ｏ
０が、多結晶シリコン制御ゲート２８と多結晶シリコン
フローティングゲート８１との間に容” Ｏｐｐが形成
される。
−ティングゲート１ｕ１１とチャンネル１８−４との間
に容”Ｏｃｈが、フローティングゲート２１とソース１
８−２との間に容量０ｐｒｓが、フローティングゲート
２１とプログラミング領域１８−１と５の間に容゛閣Ｏ
０が、多結晶シリコン制御ゲート２８と多結晶シリコン
フローティングゲート８１との間に容” Ｏｐｐが形成
される。
セルｌＯに論理値”０”を蓄積するためには、基板１１
及びトンネル領域１８−１を接地し、制御。
及びトンネル領域１８−１を接地し、制御。
御ゲーｔｓｉａ（１びドレイン１ｓ−ａ）及びソース１
８−＄１を高い正のプログラミング電圧Ｖｐ （代表的には２０ボルト）に接続する。こｈにより電子
がトンネルｌＪｍ１Ｂ−１からトンネル酸化層２０を通
り抜けてフローティングゲート２１に１５流れ、フロー
ティングゲート２１が負電位に充電される。このフロー
ティングゲート２１の負電位は制御ゲートのしきい値雷
１圧を上昇させ、これはセル１０が論理値”０″を蓄積
していることを表わす。セルｌＯを消去するためには、
電子をフロ。。
８−＄１を高い正のプログラミング電圧Ｖｐ （代表的には２０ボルト）に接続する。こｈにより電子
がトンネルｌＪｍ１Ｂ−１からトンネル酸化層２０を通
り抜けてフローティングゲート２１に１５流れ、フロー
ティングゲート２１が負電位に充電される。このフロー
ティングゲート２１の負電位は制御ゲートのしきい値雷
１圧を上昇させ、これはセル１０が論理値”０″を蓄積
していることを表わす。セルｌＯを消去するためには、
電子をフロ。。
−テイングゲート２１から除去して制御ゲートの１しき
い値電圧を低下させ、セル１０に論理値”ｌ”を蓄積さ
せる。これは、制御ゲート２８及びドレイン１８−８、
基板１１及びソース１８−２を接地し、比較的高いプロ
グラミング電圧ｖｐｐ（代表５的には２０ポルト）をト
ンネル領域１８−１に供給することにより達成される。
い値電圧を低下させ、セル１０に論理値”ｌ”を蓄積さ
せる。これは、制御ゲート２８及びドレイン１８−８、
基板１１及びソース１８−２を接地し、比較的高いプロ
グラミング電圧ｖｐｐ（代表５的には２０ポルト）をト
ンネル領域１８−１に供給することにより達成される。
これにより電子がフローティングゲート２１からトンネ
ル酸化層２０を通り抜けてトンネル領域１８−１に流れ
、ゲー）２１の負電荷が除去され、フローティンブト（
ゲー）２１が放電される。これによりメモリセルｌＯの
制御ゲートのしきい値電圧が、論理値“０”を蓄積する
ようプログラムされていたセルのしきい値電圧より低下
して読取電圧ｖｒより低くなる。
ル酸化層２０を通り抜けてトンネル領域１８−１に流れ
、ゲー）２１の負電荷が除去され、フローティンブト（
ゲー）２１が放電される。これによりメモリセルｌＯの
制御ゲートのしきい値電圧が、論理値“０”を蓄積する
ようプログラムされていたセルのしきい値電圧より低下
して読取電圧ｖｒより低くなる。
第４ａ図には論理値゛０″′を蓄積するプロゲラ１８ミ
ンク中における第８図のセルｌＯの種々の容量の接続を
示しである。このプログラミンメ中、基板１１（及びチ
ャンネル領域１８−４）は接地され、制御ゲートｚ８、
ドレイン１８−８及びソース１８−２は正のプログラミ
ング電圧■ に接続！・（ｐ される。ここでチャンネルが反転されず、フロー゛テイ
ングゲ−１１ａｌの電荷による影響を無視するものとす
ると（この仮定はここでの論議のために好適な近似をも
たらす）、フローティングゲート２１とトンネル領域１
８−１との間の電圧ｖＦは ５プログラミング電圧ｖｐ
ｐの関数として次のように書き安わせる。
ンク中における第８図のセルｌＯの種々の容量の接続を
示しである。このプログラミンメ中、基板１１（及びチ
ャンネル領域１８−４）は接地され、制御ゲートｚ８、
ドレイン１８−８及びソース１８−２は正のプログラミ
ング電圧■ に接続！・（ｐ される。ここでチャンネルが反転されず、フロー゛テイ
ングゲ−１１ａｌの電荷による影響を無視するものとす
ると（この仮定はここでの論議のために好適な近似をも
たらす）、フローティングゲート２１とトンネル領域１
８−１との間の電圧ｖＦは ５プログラミング電圧ｖｐ
ｐの関数として次のように書き安わせる。
Ｖｐ−Ｖｐｐ （Ｏｐｐ ＋ Ｏｐ ｒ ｓ ＋Ｏｐｒ
ｓ ） ／ （Ｏｐｐ 十Ｏｐｒ□十〇、ｒｓ＋Ｏｏ
ｈ十〇、）（８） ｖ、 ＝αＶｐｐ （’１ ここでαはプログラミング効率で、 α ＝ （０，、＋０．ｒ□＋０ｐｒｌ ）／（’ｐｐ
＋Ｏｐｒ□＋ＣｐｒＢ＋Ｃｏｈ＋０．）（１０） これがため、本発明に従って構成されたＫＲ：ＦＲＯＭ
セルは上式で示されるように容量０ｐｒｌ及びＯｐ□を
含むため、本発明構成のＫＥＦＲＯＭセルのプログラミ
ング効率αは同一の電極寸法及びセルサイズを有する従
来のｌＰＲＯＭよりも改善されたものとなる。
ｓ ） ／ （Ｏｐｐ 十Ｏｐｒ□十〇、ｒｓ＋Ｏｏ
ｈ十〇、）（８） ｖ、 ＝αＶｐｐ （’１ ここでαはプログラミング効率で、 α ＝ （０，、＋０．ｒ□＋０ｐｒｌ ）／（’ｐｐ
＋Ｏｐｒ□＋ＣｐｒＢ＋Ｃｏｈ＋０．）（１０） これがため、本発明に従って構成されたＫＲ：ＦＲＯＭ
セルは上式で示されるように容量０ｐｒｌ及びＯｐ□を
含むため、本発明構成のＫＥＦＲＯＭセルのプログラミ
ング効率αは同一の電極寸法及びセルサイズを有する従
来のｌＰＲＯＭよりも改善されたものとなる。
（２Ｂ ）
同様に、消去中は第４ｂ図に示すように基板 １１１、
チャンネル１８−４、制御ゲート２８、ドレイン１８−
８及びソース１８−２が接地され、トンネル領域１８−
１がプログラム電圧ｖｐｐに接続され、ここでフローテ
ィングゲートｉｌｌの電荷・。
チャンネル１８−４、制御ゲート２８、ドレイン１８−
８及びソース１８−２が接地され、トンネル領域１８−
１がプログラム電圧ｖｐｐに接続され、ここでフローテ
ィングゲートｉｌｌの電荷・。
の影響を無視すると、フローテイングゲー）２１とプロ
グラミング領域１８−１との間の電圧ＶＦはプログラミ
ング電圧ｖｐ、の関数として次のように書き表わせる。
グラミング領域１８−１との間の電圧ＶＦはプログラミ
ング電圧ｖｐ、の関数として次のように書き表わせる。
ｖＦ：ｖｐｐ （Ｃａｈ ” Ｏｐｒ １ ＋’ｐｒ
ｓ ＋Ｏｐｐ ） ／（Ｏｃｈ 十〇ｐｒ １ ＋Ｏｐ
ｒ ｉｉ ＋ｏｐｐ ＋ ａｔ、）（１１） ｖ、＝βｖｐｐ（１ｇ） ここでβは消去効率で、 β＝（Ｏｏｈ＋Ｏｐｒ□十〇ｐｒｇ十〇ｐｐ）／（Ｏｏ
ｈ＋Ｏｐｒ□十Ｏｐｒｇ＋Ｏｐ、十〇、）（１８） とれかため１本発明に従って構成されたＥＥＰＲＯＭセ
ルは上式で示されるように容１Ｃｐ４、及び０ｐｒ８を
含むので、本発明構成のＥＥＦＲＯＭセルの消去効率β
は同一の電極寸法及びセルサイズを有２（・する従来の
ＥＫＦＲＯＭセルの消去効率より改善され ｌたものと
なる。
ｓ ＋Ｏｐｐ ） ／（Ｏｃｈ 十〇ｐｒ １ ＋Ｏｐ
ｒ ｉｉ ＋ｏｐｐ ＋ ａｔ、）（１１） ｖ、＝βｖｐｐ（１ｇ） ここでβは消去効率で、 β＝（Ｏｏｈ＋Ｏｐｒ□十〇ｐｒｇ十〇ｐｐ）／（Ｏｏ
ｈ＋Ｏｐｒ□十Ｏｐｒｇ＋Ｏｐ、十〇、）（１８） とれかため１本発明に従って構成されたＥＥＰＲＯＭセ
ルは上式で示されるように容１Ｃｐ４、及び０ｐｒ８を
含むので、本発明構成のＥＥＦＲＯＭセルの消去効率β
は同一の電極寸法及びセルサイズを有２（・する従来の
ＥＫＦＲＯＭセルの消去効率より改善され ｌたものと
なる。
本発明に従って構成されたＥＩＣＦＲＯＭの一実施例の
種々の容量の電極面積、絶縁層の厚さ及び容量値を表２
に示す。
種々の容量の電極面積、絶縁層の厚さ及び容量値を表２
に示す。
表２
０、、 Ｓｌ、Ｂｆｉ １００ ６．９ ｘ １０−”
０ｏｈ１０．５ ７５０ ４．Ｉ Ｘ １０−”Ｏｐ、
、９０．０ ７５０ ８２．１ ｘ １０−”０ｐｒｓ
４８．０ ７５０ ２２．Ｂ ｘ １Ｏ−１５０ｐｐ１
４６．０ ８００ ｔｓ８．ｌ ｘ １０−”これがた
め、本発明に従って構成された本例］ｉＥＰＲＯＭセル
ではプログラミング効率α（式（１０） ）が約９０％
、消去効率β（式（ＩＩＩ） ）が約９５％になる。表
２に示す試験構造は表１に示す従来のＥＥＦＲＯＭセル
より僅かに大きい。しかし、当業者２゜であれば本発明
原理を利用してプログラミング効ｉ車及び消去効率を増
大させながら従来のＥＥＦＲＯＭセルと同−又はそれよ
り小サイズのＥＥＰＲＯＭセルを容易に製造することが
できる。
０ｏｈ１０．５ ７５０ ４．Ｉ Ｘ １０−”Ｏｐ、
、９０．０ ７５０ ８２．１ ｘ １０−”０ｐｒｓ
４８．０ ７５０ ２２．Ｂ ｘ １Ｏ−１５０ｐｐ１
４６．０ ８００ ｔｓ８．ｌ ｘ １０−”これがた
め、本発明に従って構成された本例］ｉＥＰＲＯＭセル
ではプログラミング効率α（式（１０） ）が約９０％
、消去効率β（式（ＩＩＩ） ）が約９５％になる。表
２に示す試験構造は表１に示す従来のＥＥＦＲＯＭセル
より僅かに大きい。しかし、当業者２゜であれば本発明
原理を利用してプログラミング効ｉ車及び消去効率を増
大させながら従来のＥＥＦＲＯＭセルと同−又はそれよ
り小サイズのＥＥＰＲＯＭセルを容易に製造することが
できる。
本発明によるＥＥＰＲＯＭ装置の製造方法の一例な ゛
・第５ａ〜５ｈ図の断面図で示しである。第５ａ図に示
すように、結晶配向＜１００＞を有し、８０〜６６Ｑ−
ｍの範囲内の固有抵抗を有するＰ型基板１１を用いる。
・第５ａ〜５ｈ図の断面図で示しである。第５ａ図に示
すように、結晶配向＜１００＞を有し、８０〜６６Ｑ−
ｍの範囲内の固有抵抗を有するＰ型基板１１を用いる。
その上にベース酸化層１ｚを例えば約Ｂ％のＨＯＬを加
えた乾燥酸素中において約１・１１０００℃で約５５分
間酸化することにより約７００〜８００Ａの厚さに形成
する。この際適当な雰囲気中において“単調上昇”温度
及び“単調減少”温度を用いてこのベース酸化工程中に
ウェファに過度の熱衝撃が加わらないようにするととＩ
Ｉ勿論である。この単調温度上昇及び減少処理並びにそ
の後の酸化工程と関連する他の単調温度上昇及び減少処
理は当業者に公知であるのでその詳細については説明を
省略する。
えた乾燥酸素中において約１・１１０００℃で約５５分
間酸化することにより約７００〜８００Ａの厚さに形成
する。この際適当な雰囲気中において“単調上昇”温度
及び“単調減少”温度を用いてこのベース酸化工程中に
ウェファに過度の熱衝撃が加わらないようにするととＩ
Ｉ勿論である。この単調温度上昇及び減少処理並びにそ
の後の酸化工程と関連する他の単調温度上昇及び減少処
理は当業者に公知であるのでその詳細については説明を
省略する。
ベース酸化層１１１１の形成後に、窒化シリコン層２．
１１Ｂを、例えば低圧化学蒸着（ＬＰＯＶＤ ） Ｋよ
り約 １４００〜１ｆ１００Ａの厚さに形成する（この
低圧化学蒸着は例えば［５ｏｌｉｄ −５ｔａｔ、ｅ
Ｔｅｃｈｎｏｌｏｇｙ ｊ（１９７７４月）、第０８〜
７０頁のロスラーの論文” Ｌｏｗ Ｐｒｅｓ８ｕｒｅ
ＯＶＤ Ｐｒｏｄｕｃｔ、ｉｏｎ Ｐｒｏｃｅｓｓｅ
ｓ Ｆｏｒ ５Ｐｏｌｙ、 Ｎ１ｔｒｉｄｅ ａｎｄ
０ｘｉｄｅ”に記載されている）。
１１Ｂを、例えば低圧化学蒸着（ＬＰＯＶＤ ） Ｋよ
り約 １４００〜１ｆ１００Ａの厚さに形成する（この
低圧化学蒸着は例えば［５ｏｌｉｄ −５ｔａｔ、ｅ
Ｔｅｃｈｎｏｌｏｇｙ ｊ（１９７７４月）、第０８〜
７０頁のロスラーの論文” Ｌｏｗ Ｐｒｅｓ８ｕｒｅ
ＯＶＤ Ｐｒｏｄｕｃｔ、ｉｏｎ Ｐｒｏｃｅｓｓｅ
ｓ Ｆｏｒ ５Ｐｏｌｙ、 Ｎ１ｔｒｉｄｅ ａｎｄ
０ｘｉｄｅ”に記載されている）。
次に、第５図に示すように、フォトレジスト層１４を公
知の方法で形成し、適当な公知の写真技術を用いてこれ
をパターン化してフィールド酸化物領域を形成すべき領
域を限界する。次いで窒化Ｉ。
知の方法で形成し、適当な公知の写真技術を用いてこれ
をパターン化してフィールド酸化物領域を形成すべき領
域を限界する。次いで窒化Ｉ。
層１Ｂを例えばＯＦ、プラズマを用いてパターン化して
ベース酸化層１２の、フィールド酸化物領域を形成すべ
き部分を露出させる。必要に応じ、フィールド反転重圧
を増大するためにフィールドインプランテーションを行
なう。これは例えばホウ１５素を約７０ｋＥｖのエネル
ギーレベルで約ａ、ｏ ｘ１０１８イオン／α８のドー
ズ量にイオン注入することにより実施する。この注入イ
オンを第５ｂ図に破線１５で示しである。
ベース酸化層１２の、フィールド酸化物領域を形成すべ
き部分を露出させる。必要に応じ、フィールド反転重圧
を増大するためにフィールドインプランテーションを行
なう。これは例えばホウ１５素を約７０ｋＥｖのエネル
ギーレベルで約ａ、ｏ ｘ１０１８イオン／α８のドー
ズ量にイオン注入することにより実施する。この注入イ
オンを第５ｂ図に破線１５で示しである。
次に、フォトレジスト１４Ｉの残部を公知の技術！１１
（２７） を用いて除去する。次いで窒化層１８から露出し１てい
るベース酸化層ｌＢの部分を例えば緩衝したＨＦでエツ
チングして除去する。
（２７） を用いて除去する。次いで窒化層１８から露出し１てい
るベース酸化層ｌＢの部分を例えば緩衝したＨＦでエツ
チングして除去する。
次に、第５ｃ図に示すように、窒化層１Ｂから露出して
いる基板１１の領域にフィールド酸化物゛・１６を、例
えば湿潤酸素中で約９００℃で約８４０分間酸化するこ
とにより約１２０００〜１４０００Ａの厚さに成長させ
る。次いで窒化層１Ｂの残存部分を例えばＯＦ、プラズ
マによりエツチングして除去して第５ｃ図に示す構造を
得る。１０次に第５ｄ図に示すように、フォトレジスト
層１７を形成し、これを適当な公知の写真食刻技術を用
いてパターン化して形成すべきＥＥＰＲＯＭセルのチャ
ンネル領域上に位置するベース酸化層１２の部分を保護
する。次いでベース酸化層の不要部＋５分を例えば緩衝
したＨＦでエツチングして除去する。次いで、ソース及
びドレイン領域１８−２及び１８−８を、例えば砒素イ
オンを約５０ＫＥＹのエネルギーレベルで８．０Ｘ１０
１″イオン／ ｍ′１のドーズ量に注入することにより
形成する。 、１゜次に、フォトレジスト１７を除去し
、更にベース酸化層１２の残存部分を例えば緩衝したＨ
Ｆで除去する。次いで第５ｆ図に示すように、ゲート酸
化１’１４１９を例えば約８％のＨｏｔ、を含む乾燥酸
素中で約１０００℃で約１６分間酸化することによ５り
形成する。この結果、約７００〜８００Ａの厚さを有す
るゲート酸化層１９が得らｈる。
いる基板１１の領域にフィールド酸化物゛・１６を、例
えば湿潤酸素中で約９００℃で約８４０分間酸化するこ
とにより約１２０００〜１４０００Ａの厚さに成長させ
る。次いで窒化層１Ｂの残存部分を例えばＯＦ、プラズ
マによりエツチングして除去して第５ｃ図に示す構造を
得る。１０次に第５ｄ図に示すように、フォトレジスト
層１７を形成し、これを適当な公知の写真食刻技術を用
いてパターン化して形成すべきＥＥＰＲＯＭセルのチャ
ンネル領域上に位置するベース酸化層１２の部分を保護
する。次いでベース酸化層の不要部＋５分を例えば緩衝
したＨＦでエツチングして除去する。次いで、ソース及
びドレイン領域１８−２及び１８−８を、例えば砒素イ
オンを約５０ＫＥＹのエネルギーレベルで８．０Ｘ１０
１″イオン／ ｍ′１のドーズ量に注入することにより
形成する。 、１゜次に、フォトレジスト１７を除去し
、更にベース酸化層１２の残存部分を例えば緩衝したＨ
Ｆで除去する。次いで第５ｆ図に示すように、ゲート酸
化１’１４１９を例えば約８％のＨｏｔ、を含む乾燥酸
素中で約１０００℃で約１６分間酸化することによ５り
形成する。この結果、約７００〜８００Ａの厚さを有す
るゲート酸化層１９が得らｈる。
次に、フオトレジス：・層（図示せず）をウェファ表面
−ｉ：に設け、これをパターン化してトンネル領域１８
−１（第８図）を形成すべきウェファ部１０分を露出さ
せる。次いでとの領埴内のゲート酸化層１９を例えば緩
衝したＨＦでエツチングする。次いでトンネル領域１８
−１を、例えば約１００ＫｅＶのエネルギーで約ｌＸｌ
０”イオン／ｃＩＬＩａのドーズ紗のヒ累の注入を行な
って形成する。次い１５でフォトレジストを除去し、ト
ンネル酸化層２０を例えば約１００ムの厚さに形成する
。このトンネル酸化ｊ＠ ２０は、例えばウェファを１
０分間の押入サイクル中に周囲雰囲気から約１％の酸素
を含む約ｏ ｏ ｏ ’ｃの窃素ず囲気に移し、ウェフ
ァを２．）約９００°Ｃの１％酸素、９９％脅素算囲気
中に約１１Ｏ分間保持し、次いでその雰囲気を約５分間
約９００°Ｃの純粋な酸素に取換え、次いでその雰囲気
を約ｌＯ分間約９％のＨＯＬを含む約９００℃の穿索に
取換え、次いでその雰囲気を約１０分間約５９００°Ｃ
の純粋酸素に取換え、次いでその雰囲気を約１０分間純
粋窒素に取換え、ウェファを１０分間の引出しサイクル
中に純粋窒素雰囲気から周囲雰囲気に取り出すことによ
り形成する。
−ｉ：に設け、これをパターン化してトンネル領域１８
−１（第８図）を形成すべきウェファ部１０分を露出さ
せる。次いでとの領埴内のゲート酸化層１９を例えば緩
衝したＨＦでエツチングする。次いでトンネル領域１８
−１を、例えば約１００ＫｅＶのエネルギーで約ｌＸｌ
０”イオン／ｃＩＬＩａのドーズ紗のヒ累の注入を行な
って形成する。次い１５でフォトレジストを除去し、ト
ンネル酸化層２０を例えば約１００ムの厚さに形成する
。このトンネル酸化ｊ＠ ２０は、例えばウェファを１
０分間の押入サイクル中に周囲雰囲気から約１％の酸素
を含む約ｏ ｏ ｏ ’ｃの窃素ず囲気に移し、ウェフ
ァを２．）約９００°Ｃの１％酸素、９９％脅素算囲気
中に約１１Ｏ分間保持し、次いでその雰囲気を約５分間
約９００°Ｃの純粋な酸素に取換え、次いでその雰囲気
を約ｌＯ分間約９％のＨＯＬを含む約９００℃の穿索に
取換え、次いでその雰囲気を約１０分間約５９００°Ｃ
の純粋酸素に取換え、次いでその雰囲気を約１０分間純
粋窒素に取換え、ウェファを１０分間の引出しサイクル
中に純粋窒素雰囲気から周囲雰囲気に取り出すことによ
り形成する。
次に、第５ｇ図に示すように、ＥＥＰＲＯＭ装置の ｌ
ｊｌフローティングゲートとして作用する多結晶シリコ
ン層２１を、例えば低圧化学蒸着を用いて約８９００〜
４６０ＯＡの厚さに形成する。次いでフォトレジスト層
（図示せず）を形成して多結晶シリコン層２１の除去す
べき部分を露出させると１５共に多結晶シリコン層２１
のフローティングゲートｚｌとして残すべき部分を保護
する。次いでこの多結晶シリコン層２１の露出部分を例
えばＯＦ４プラズマを用いて除去する。次いでフォトレ
ジストを除去し、多結晶シリコン層２１を例えば ２．
。
ｊｌフローティングゲートとして作用する多結晶シリコ
ン層２１を、例えば低圧化学蒸着を用いて約８９００〜
４６０ＯＡの厚さに形成する。次いでフォトレジスト層
（図示せず）を形成して多結晶シリコン層２１の除去す
べき部分を露出させると１５共に多結晶シリコン層２１
のフローティングゲートｚｌとして残すべき部分を保護
する。次いでこの多結晶シリコン層２１の露出部分を例
えばＯＦ４プラズマを用いて除去する。次いでフォトレ
ジストを除去し、多結晶シリコン層２１を例えば ２．
。
ＰＯＯＪＢでドーピングして約２．５〜８．５のＶ／工
時特性１有するようにする。次いで第５ｈ図に示すよう
に、酸化層２２を、例えば多結晶シリコン層８１を酸素
中で１１００ ’Ｃの温度で約８０分間酸化して、約７
００〜８００Ａの厚さに形成する。次い５で第５ｈ図に
示すように、多結晶シリコン層Ｂ８を、例えば低圧化学
蒸着により約８８００〜４５０ＯＡの厚さに形成する。
時特性１有するようにする。次いで第５ｈ図に示すよう
に、酸化層２２を、例えば多結晶シリコン層８１を酸素
中で１１００ ’Ｃの温度で約８０分間酸化して、約７
００〜８００Ａの厚さに形成する。次い５で第５ｈ図に
示すように、多結晶シリコン層Ｂ８を、例えば低圧化学
蒸着により約８８００〜４５０ＯＡの厚さに形成する。
次いでこの多結晶シリコン層Ｂ８を例えばＰＯＯ／、で
ドーピングして約２．５〜８．５のＶ／Ｉ／性を有する
ようにする。 １０次いで、ＥＥＦＲＯＭの制御ゲート
として作用するこの多結晶シリコンＪ＠２２を公知の写
真食刻技術を用イー［マスクし、例えばＯＦ、プラズマ
ヲ用いてパターン化する。
ドーピングして約２．５〜８．５のＶ／Ｉ／性を有する
ようにする。 １０次いで、ＥＥＦＲＯＭの制御ゲート
として作用するこの多結晶シリコンＪ＠２２を公知の写
真食刻技術を用イー［マスクし、例えばＯＦ、プラズマ
ヲ用いてパターン化する。
必要に応じ、追加の製造工程を用いて装置の表１５面上
に追加の絶縁層を形成し、更に必要に応じ例えばアルミ
ニウムの追加の電気相互接続層を形成するととができる
。これらの最終製造工程は当業者に公知であるので、こ
とでは詳述しない。
に追加の絶縁層を形成し、更に必要に応じ例えばアルミ
ニウムの追加の電気相互接続層を形成するととができる
。これらの最終製造工程は当業者に公知であるので、こ
とでは詳述しない。
以上、本発明を特定の実施例について説明した。１１（
８１） が、本発明はこれに限定されるものでなく、種々Ｉの変
形や変更が可能であること勿論である。
８１） が、本発明はこれに限定されるものでなく、種々Ｉの変
形や変更が可能であること勿論である。
第１図は代表的な従来のＫＥＦＲＯＭセルの断面図、第
Ｂａ図は第１図の従来のＥＥＦＲＯＭセルのプロ へグ
ラミング中における該セルの種々の容量の接続関係を示
す図、 第２ｂ図は第１図の従来のＥＥＦＲＯＭセルの消去中に
おける該セルの種々の容量の接続関係を示す図、 １０ 第８図は本発明ＥＥＦＲＯＭセルの一実施例の断面図、 第４ａ図はプログラミング中における第８図のＥＥＰＲ
ＯＭセルの種々の容量の接続関係を示す図、第４ｂ図は
消去中における第８図のＩｉＫＰＲＯＭセ１５ルの種々
の容量の接続関係を示す図、 第６ａ〜ｂｈ図は本発明ＥＥＦＲＯＭセルの一実施例の
順次の製造工程を示す図である。 ｌＯ・・・ＥＥＰＲＯＭセル １１・・・半導体基板１
６・・・フィールド酸化物領域 ２゜１８−１・・・プ
ログラミング（トンネル）領域１Ｂ−＄１・・・ソース
領Ｍ １Ｂ−８・・・ドレイン領域１８−４・・・チャ
ンネル領域 １９・・・ゲート絶縁層２０・・・トンネ
ル絶縁層 ２１・・・フローティングゲート ２Ｂ・・・絶縁層 ２８・・・制御ゲート。
Ｂａ図は第１図の従来のＥＥＦＲＯＭセルのプロ へグ
ラミング中における該セルの種々の容量の接続関係を示
す図、 第２ｂ図は第１図の従来のＥＥＦＲＯＭセルの消去中に
おける該セルの種々の容量の接続関係を示す図、 １０ 第８図は本発明ＥＥＦＲＯＭセルの一実施例の断面図、 第４ａ図はプログラミング中における第８図のＥＥＰＲ
ＯＭセルの種々の容量の接続関係を示す図、第４ｂ図は
消去中における第８図のＩｉＫＰＲＯＭセ１５ルの種々
の容量の接続関係を示す図、 第６ａ〜ｂｈ図は本発明ＥＥＦＲＯＭセルの一実施例の
順次の製造工程を示す図である。 ｌＯ・・・ＥＥＰＲＯＭセル １１・・・半導体基板１
６・・・フィールド酸化物領域 ２゜１８−１・・・プ
ログラミング（トンネル）領域１Ｂ−＄１・・・ソース
領Ｍ １Ｂ−８・・・ドレイン領域１８−４・・・チャ
ンネル領域 １９・・・ゲート絶縁層２０・・・トンネ
ル絶縁層 ２１・・・フローティングゲート ２Ｂ・・・絶縁層 ２８・・・制御ゲート。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板と、前記基板内に゛・形成
された前記第１導電、型と反対の第２導電型のソース領
域と、前記基板内に前記ソース領域から離して形成され
た第２導電型のドレイン領域と、前記ソース領域と前記
ドレイン領域との間の前記基板内に位置するチャンネ１
区ニル領域とを具える電気的に消去可能なプログラマブ
ル読取専用メモリにおいて、 前記基板内に前記ソース領域及び前記ドレイン領域から
離して形成されたプログラミング領域と、 前記ソース領域、前記ドレイン領域及び前記チャンネル
領域上方の前記基板表面上に形成されたゲート絶縁層と
、 前記プログラミング領域の少くとも一部分の上方の前記
基板表面上に形成されたトンネ、１゜ル絶縁層と、 少くとも前記チャンネル領域と前記プログラミング領域
の一部分の上方に形成され、前記チャンネル領域からは
前記ゲート絶縁層で分離され、前記プログラミング領域
からは前５記トンネル絶縁層で分離されたフローティン
グゲート領域と を具えることを特徴とする電気的に消去可能なプログラ
マブル読取専用メモリ。 ｉ 特許請求の範囲第１項記載の読取専用メモ、。 りにおいて、 前記フローティングゲート上に形成されたフローティン
グゲート絶縁層と、 前記フローティングゲートの上方に形成され、該ゲート
から前記フローテイングゲー） Ｉｓ絶縁層により絶縁
された制御ゲートと を具えることを特徴とする電気的に消去可能なプログラ
マブル読取専用メモリ。 龜 特許請求の範囲第２項記載の読取専用メモリにおい
て、前記プログラミング領域は第り。 導電型であることを特徴とする電気的に消去ｌ可能なプ
ログラマブル読取専用メモリ。 １ 特許請求の範囲第２項記載の読取専用メモリにおい
て、前記プログラミング領域は前記ソース領域からフィ
ールド酸化物の層で分離・されていることを特徴とする
電気的に消去可能なプログラマブル読取専用メモリ。 氏 特許請求の範囲第２項記載の読取専用メモリにおい
て、前記フローティングゲートは多結晶シリコンで構成
されていることを特徴とｌ・・する電気的に消去可能な
プログラマブル読取専用メモリ。 ａ 特許請求の範囲第２項記載の読取専用メモリにおい
て、前記制御ゲートは多結晶シリコン、不純物添加多結
晶シリコン、アルミニラ１）ム、アルミニウムの合金、
耐火金属及び耐火金属の合金から成る材料群から選択し
た材料で構成されていることを特徴とする電気的に消去
可能なプログラマブル読取専用メモリ。 ７、 特許請求の範囲第２項記載の読取専用メモ２．。 （８） すにおいて、前記ゲート絶縁層はシリコンの１酸化物で
構成されていることを特徴とする電気的に消去可能なプ
ログラマブル読取専用メモリ。 ８．１１１ｊＦ許請求の範囲第７項記載の読取専用メモ
５りにおいて、前記ゲート絶縁層は１０００Ａ以下の厚
さを有することを特徴とする電気的に消去可能なプログ
ラマブル読取専用メモリ。 ９、 特許請求の範囲第２項記載の読取専用メモリにお
いて、前記トンネル絶縁層はシリコント・の酸化物で構
成されているととを特徴とする！気的に消去可能なプロ
グラマブル読取専用メモリ。 １０、特許請求の範囲第９項記載の読取専用メモリに−
おいて、前記トンネル絶縁層は２５０Ａ＋５以下の厚さ
を有することを特徴とする電気的に消去可能なプログラ
マブル読取専用メモリ。 ＩＬ 特許請求の範囲第２項記載の読取専用メモリにお
いて、前記トンネル絶縁層は二酸化シリコンの第１層と
窒化シリコンの第２層で構２゜（４） 成されていることを特徴とする電気的に消去１可能なプ
ログラマブル読取専用メモリ。 ｌλ 特許請求の範囲第２項記載の読取専用メモリにお
いて、前記制御ゲートは前記ドレイン領域に接続されて
いることを特徴とする電気１的に消去可能なプログラマ
ブル読取専用メモリ。 ｌ＆ 半導体基板内に形成されたソース、チャンネル、
ドレイン及びプログラミング領域と、前記ソース、チャ
ンネル及びドレイン領域か１０らゲート酸化層で分離さ
れ、前記プログラミング領域からトンネル絶縁層で分離
されたフローティングゲートと、制御ゲートとを具える
電気的に消去可能なプログラマブル読取専用メモリをプ
ログラムするに当り、 前記プログラミング領域を第１の選択電圧に接続し、 前記制御ゲートを第２の選択電圧に接続し、前記ソース
を前記第２０選択電圧に接続し、且つ ノＩＩ 帥記ドレインを前記第２の選択電圧に接続】して、 前記プログラミング領域と前記フローティングゲートと
の間に前記トンネル絶縁層を経て電子を流すことを％徴
とする′＃Ｉｌ気的に消去５可能なプログラマブル読取
専用メモリのプログラミング方法。 Ｉｔ 第１導電型の半導体基鈑の、能動領域が形成され
ない部分の表面上に厚いフィールド酸化物領域を形成す
る工程と、 前記基板内にドレイン領域として作用する前記ｍｌ導市
型と反対の第２導電型の第１領域と、ソース領域として
作用する第２導電型の第２領域を形成し、前記ソース及
びドレイン領域間に位置する基板部分をもってチャン１
５ネル領域を形成する工程と、 前記基板内に、前記ソース、ドレイン及びチャンネル領
域から分離されたトンネル領域を形成する工程と、 前記ドレイン、チャンネル、ソース及び） ｉ。 ンネル領域の上方にこれら領域から絶縁されまたフロー
ティングゲート電極を形成する工程とを具えることを特
徴とする電気的に消去可能なプログラマブル読取専用メ
モリの製造方法。 １＆ 特許請求の範囲第１４項記載の読取専用メモリに
おいて、前記フローティングゲートの上方に該ゲートか
らＮ気的に絶縁された制御ゲート電極を形成する工程を
具えることを特徴とする電気的に消去可能なプログラマ
ブルＩＩ・読取専用メモリ。 １６、特許請求の範囲第１５項記載の読取専用メモリに
おいて、前記トンネル領域は第２導電型であることを特
徴とする電気的に消去可能なプログラマブル読取専用メ
モリ。 ＩＩ 特許請求の範囲第１５項記載の読取専用メモリに
おいて、前記トンネル領域と前記フローティングゲート
電極との間に薄いトンネル絶縁層を形成することを特徴
とする電気的に消去可能なプログラマブル読取専用メモ
リ。２゜１Ｂ 特許請求の範囲第１５項記載の読取専用
メ１汚りにおいて、前記トンネル領域は前記ソース領域
から厚いフィールド酸化物領域で分離することを％徴と
する電気的に消去可能なプログラマブル読取専用メモリ
。 １９゜ 特許請求の範囲第１５項記載の読取専用メモリ
において、前記制御ゲートを前記ドレイン領域に１を気
的に接続することを特徴とする電気的に消去用ｉｌシな
プログラマブル読取専用メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52289083A | 1983-08-12 | 1983-08-12 | |
| US522890 | 1995-09-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055670A true JPS6055670A (ja) | 1985-03-30 |
Family
ID=24082795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59160171A Pending JPS6055670A (ja) | 1983-08-12 | 1984-07-30 | 電気的に消去可能なプログラマブル読取専用メモリ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0133667A3 (ja) |
| JP (1) | JPS6055670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019208017A (ja) * | 2018-05-25 | 2019-12-05 | 旭化成エレクトロニクス株式会社 | 不揮発性記憶素子 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4780750A (en) * | 1986-01-03 | 1988-10-25 | Sierra Semiconductor Corporation | Electrically alterable non-volatile memory device |
| IT1198109B (it) * | 1986-11-18 | 1988-12-21 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio con zona di ossido di tunnel |
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|---|---|---|---|---|
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| FR2562707A1 (fr) * | 1984-04-06 | 1985-10-11 | Efcis | Point-memoire electriquement effacable et reprogrammable, comportant une grille flottante au-dessus d'une grille de commande |
-
1984
- 1984-07-25 EP EP84108811A patent/EP0133667A3/en not_active Withdrawn
- 1984-07-30 JP JP59160171A patent/JPS6055670A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019208017A (ja) * | 2018-05-25 | 2019-12-05 | 旭化成エレクトロニクス株式会社 | 不揮発性記憶素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0133667A3 (en) | 1987-08-26 |
| EP0133667A2 (en) | 1985-03-06 |
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