JPS6055719A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS6055719A JPS6055719A JP58163149A JP16314983A JPS6055719A JP S6055719 A JPS6055719 A JP S6055719A JP 58163149 A JP58163149 A JP 58163149A JP 16314983 A JP16314983 A JP 16314983A JP S6055719 A JPS6055719 A JP S6055719A
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- Japan
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- circuit
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- trs
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- circuits
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マルチ出力ＮＯＲ回路からなるフリップフ
ロップ回路に関し、特にノンスレッショールドロジック
回路により構成されたマルチ出力ＮＯＲ回路を用いたフ
リップフロップ回路に関する。
ロップ回路に関し、特にノンスレッショールドロジック
回路により構成されたマルチ出力ＮＯＲ回路を用いたフ
リップフロップ回路に関する。
マスタスライス法により形成される論理Ｌ８工（以下マ
スタスライスＬＳＩと称する）を構成する基本回路とし
て、向えば第１図に示すようなノンシュレッショールド
ロジック回路Ｃ以下Ｍ Ｔ Ｌ回路と称する）がある。
スタスライスＬＳＩと称する）を構成する基本回路とし
て、向えば第１図に示すようなノンシュレッショールド
ロジック回路Ｃ以下Ｍ Ｔ Ｌ回路と称する）がある。
ところが、従来のＮＴＬ回路は図示のごとく−出力（Ｎ
ＯＲ）であったため、例えば、クロック同期形のセット
、リセット端子付フリップフロップ回路を構成する場合
、マスタスライスＬＳＩでは、第３図に示すように、６
個のＮＯＲ回路Ｇ凰〜Ｇ＠に使って、３段構成の回路に
してやる必要があった。
ＯＲ）であったため、例えば、クロック同期形のセット
、リセット端子付フリップフロップ回路を構成する場合
、マスタスライスＬＳＩでは、第３図に示すように、６
個のＮＯＲ回路Ｇ凰〜Ｇ＠に使って、３段構成の回路に
してやる必要があった。
そのため、従来の一出力のＮＯＲ回路（第１図）を用い
たフリップフロップ回路は、素子数および段数が多くな
るので、実装密度が低く、１だ動作速度も遅くなるとｂ
う問題点があった。
たフリップフロップ回路は、素子数および段数が多くな
るので、実装密度が低く、１だ動作速度も遅くなるとｂ
う問題点があった。
そこでこの発明は、ＮＴＬ回路の出力段に複数個のエミ
ッタ７オロワを設けることにより２以上のＮＯＲ出力を
取シ出せるように逼れたマルチ出力ＢＩＯＲ回路ケ用い
てフリップフロップ回路を構成することによって、回路
を構成する素子数および段数を減らすことができ、こｆ
’ＬＫｊつてフリップフロップ回路の実装面積ケ小さく
シ、かつ動作速度上向上させること上目的とする。
ッタ７オロワを設けることにより２以上のＮＯＲ出力を
取シ出せるように逼れたマルチ出力ＢＩＯＲ回路ケ用い
てフリップフロップ回路を構成することによって、回路
を構成する素子数および段数を減らすことができ、こｆ
’ＬＫｊつてフリップフロップ回路の実装面積ケ小さく
シ、かつ動作速度上向上させること上目的とする。
以下図面を用いてこの発明を説明する。
先ス、本発明のフリップフロップ回路を構成するＮＯＲ
回路の一列にりｈて簡単に説明しておく。
回路の一列にりｈて簡単に説明しておく。
第２図はＮＴ１回路からなる３人力２出力のＮＯＲ回路
を示す。並列に設けられ７ｔ３個の入力トランジスタＴ
ｒｌ ’ Ｔｒｓ ’ Ｔｒ３のコレクタお工ひエミッ
タは、それぞれ互いに接続されており、入力トランジス
タＴｒｔ〜Ｔｒｓ のコレクタと回路の接地点（ＧＮＤ
）との間には抵抗Ｒ１が接続されている。１７ｔ１人カ
トランジスタＴ□〜Ｔｒｓ のエミッタと゛電源電圧Ｖ
オとの間には抵抗Ｒ，が接続されている。上記入力トラ
ンジスタ”ｒｔ−Ｔｒｉと抵抗ＲＩ％Ｒ１とに１って入
力段が構成される。
を示す。並列に設けられ７ｔ３個の入力トランジスタＴ
ｒｌ ’ Ｔｒｓ ’ Ｔｒ３のコレクタお工ひエミッ
タは、それぞれ互いに接続されており、入力トランジス
タＴｒｔ〜Ｔｒｓ のコレクタと回路の接地点（ＧＮＤ
）との間には抵抗Ｒ１が接続されている。１７ｔ１人カ
トランジスタＴ□〜Ｔｒｓ のエミッタと゛電源電圧Ｖ
オとの間には抵抗Ｒ，が接続されている。上記入力トラ
ンジスタ”ｒｔ−Ｔｒｉと抵抗ＲＩ％Ｒ１とに１って入
力段が構成される。
ＮＴ１回路の出力段は、特に制限δれないが、２個のエ
ミッタフォロワｊｃＦ１．ＦｔＦ２からなり、上ｄピ入
力トランジスタ”ｒ’ｔ〜Ｔｒｍ のコレクタと抵抗Ｒ
，との接続ノードｎの電位が、上記エミッタフォロワＢ
ＦＩ 、ｌＩＩ７２ｆｆｉｍ成する出力トランジスタＴ
ｒ４とＴｒ、のベースに供給されるように場れている。
ミッタフォロワｊｃＦ１．ＦｔＦ２からなり、上ｄピ入
力トランジスタ”ｒ’ｔ〜Ｔｒｍ のコレクタと抵抗Ｒ
，との接続ノードｎの電位が、上記エミッタフォロワＢ
ＦＩ 、ｌＩＩ７２ｆｆｉｍ成する出力トランジスタＴ
ｒ４とＴｒ、のベースに供給されるように場れている。
５
上記ＮＴ１回路は、入力信号■、ｎ１〜ｖ１ｎｓのうち
、少なくとも−りが１１イレベルｌＣされると、対応す
る入力トランジスタがオンされて、抵抗Ｒ，に電流が流
される。すると・ノードｎの電位が下がって、出力トラ
ンジスタＴｒ４とＴｒｓ がオフ状態にされ、その出力
レベルがともにロウレベルに逼れる。
、少なくとも−りが１１イレベルｌＣされると、対応す
る入力トランジスタがオンされて、抵抗Ｒ，に電流が流
される。すると・ノードｎの電位が下がって、出力トラ
ンジスタＴｒ４とＴｒｓ がオフ状態にされ、その出力
レベルがともにロウレベルに逼れる。
ＬＬ入力信号ＶｉｔＬＬ〜ｖＩｎｉが丁べてロウレベル
にされると、入力トランジスタＴｒｉ＝Ｔｒａがすべて
オフδれて、ノードｎの電位が上がって、ｆｆ１７Ｊト
ランジスタＴｒ４ ’ Ｔｒｓがオン状態にされ、その
出力レベルがともにノ・イレベルに逼れる。
にされると、入力トランジスタＴｒｉ＝Ｔｒａがすべて
オフδれて、ノードｎの電位が上がって、ｆｆ１７Ｊト
ランジスタＴｒ４ ’ Ｔｒｓがオン状態にされ、その
出力レベルがともにノ・イレベルに逼れる。
このようにして、第２図のＮＴ１回路は３人力２出力の
ＮＯＲ回路として動作される。
ＮＯＲ回路として動作される。
次に、第４図は上記ＮＯＲ回路（第２図）を用いたフリ
ップフロップ回路の一列として、マスタスライスＬＳＩ
におけるクロック同期形のセット、リセット端子付フリ
ップフロップ回路を示す。
ップフロップ回路の一列として、マスタスライスＬＳＩ
におけるクロック同期形のセット、リセット端子付フリ
ップフロップ回路を示す。
このフリップフロップ回路は、初段の３個の３入力２出
力ＮＯＲ回路σｌｌ 、ＧＩＩ ＊ Ｇｌｍと、次段の
１個の２人力２出力ＮＯＲ回路０１１の計４個のＮＯＲ
回路からなる。初段の第１のＮＯＲ回路Ｇ目Ｇａつの入
力端子には、データ信号りとクロック信号ＯＫとセラ！
・信号Ｓが供給される工うにされている。初段の第２の
ＨＯＲ回路Ｇｔａの入力端子には、データ信号りとセッ
ト信号Ｓと出力Ｑの帰還信号が供給されるようにされて
いる。’！７ｃｘ初段の第３のＮＯＲ回路（）ＳＳの入
力端子には、クロック信号ＯＫとセット信号Ｓと出力Ｑ
の帰還信号が供給葛れるようにされている。
力ＮＯＲ回路σｌｌ 、ＧＩＩ ＊ Ｇｌｍと、次段の
１個の２人力２出力ＮＯＲ回路０１１の計４個のＮＯＲ
回路からなる。初段の第１のＮＯＲ回路Ｇ目Ｇａつの入
力端子には、データ信号りとクロック信号ＯＫとセラ！
・信号Ｓが供給される工うにされている。初段の第２の
ＨＯＲ回路Ｇｔａの入力端子には、データ信号りとセッ
ト信号Ｓと出力Ｑの帰還信号が供給されるようにされて
いる。’！７ｃｘ初段の第３のＮＯＲ回路（）ＳＳの入
力端子には、クロック信号ＯＫとセット信号Ｓと出力Ｑ
の帰還信号が供給葛れるようにされている。
そして、これらの初段の３１論の２出力ＮＯＲ回路−Ｇ
ｌｌ〜Ｇ１ｍ の一方の出力端子に接続δれた配線が一
本に結束逼れることによシ、ＨＯＲ回路Ｇｌｌ〜ＧＩＳ
の出力がワイヤーＦＯＲ−ｇれてフリップフロップ回
路の出力Ｑと芒れている。
ｌｌ〜Ｇ１ｍ の一方の出力端子に接続δれた配線が一
本に結束逼れることによシ、ＨＯＲ回路Ｇｌｌ〜ＧＩＳ
の出力がワイヤーＦＯＲ−ｇれてフリップフロップ回
路の出力Ｑと芒れている。
ｌた、ＮＯＲ回路Ｇ口〜ＧＩＢの他方の出力端子に接続
ちれた配線も同様に一本に結束されることによシ、ワイ
ヤーＦＯＲされて次段のＮＯＲ回路Ｇｌｆの入力端子に
供給されている。この後段のＮＯＲ回路Ｇａｔの他方の
入力端子にはリセット信号Ｒが供給されるようにされて
いる。
ちれた配線も同様に一本に結束されることによシ、ワイ
ヤーＦＯＲされて次段のＮＯＲ回路Ｇｌｆの入力端子に
供給されている。この後段のＮＯＲ回路Ｇａｔの他方の
入力端子にはリセット信号Ｒが供給されるようにされて
いる。
上記２出力ＮＯＲ回路（ｈｔの一方の出力端子からはフ
リップフロップ回路の出力Ｑが取り出δれ・また他方の
出力端子からは前述した初段のＮＯＲ回路Ｇｔｓ 、
Ｇｉｇへの帰還信号が取ｐ出されている。
リップフロップ回路の出力Ｑが取り出δれ・また他方の
出力端子からは前述した初段のＮＯＲ回路Ｇｔｓ 、
Ｇｉｇへの帰還信号が取ｐ出されている。
なお、上記ＮＯＲ回路（）１１〜σ１３ の出力段は、
出力インピーダンスの低Ｌ” ２１ｔＭのエミッタフォ
ロワによって構成されてｂるため、前述のごとく、各Ｎ
ＯＲ回路Ｇｌｌ〜（）ｔｓ の出方を結束してワイヤー
ドＯＲｆとることが可能とδｎる。
出力インピーダンスの低Ｌ” ２１ｔＭのエミッタフォ
ロワによって構成されてｂるため、前述のごとく、各Ｎ
ＯＲ回路Ｇｌｌ〜（）ｔｓ の出方を結束してワイヤー
ドＯＲｆとることが可能とδｎる。
上記実施列のフリップフロツノ回路は、データ信号りの
状態に応じて出力信号ＧＬ、Ｑが、クロック０．に、Ｏ
Ｋのネガティブエツジに同期してそｎぞれハイレベル’
１”Ｅ７ｔはロウレベル′ｏ＃に変化される。
状態に応じて出力信号ＧＬ、Ｑが、クロック０．に、Ｏ
Ｋのネガティブエツジに同期してそｎぞれハイレベル’
１”Ｅ７ｔはロウレベル′ｏ＃に変化される。
ｌた、リセット１５号Ｒがハイレベルに名ｎると、デー
タ信号のいかんにかかわらず、ＮＯＲ回路Ｇａ、の出力
がロウレベルにされて、フリップフロツブの出力Ｑ／ｒ
ｉ’Ｏ’にされる。すると、このＮＯＲ回路Ｇ！直の出
力′ＯＩによってＭＯＲ回路ＧｔｓとＧｌｍの出力がハ
イレベルにされるため、フリップフロップの出力Ｑにゝ
ｌＩにされる（りだしこのときセット信号日は１０＃と
する）。
タ信号のいかんにかかわらず、ＮＯＲ回路Ｇａ、の出力
がロウレベルにされて、フリップフロツブの出力Ｑ／ｒ
ｉ’Ｏ’にされる。すると、このＮＯＲ回路Ｇ！直の出
力′ＯＩによってＭＯＲ回路ＧｔｓとＧｌｍの出力がハ
イレベルにされるため、フリップフロップの出力Ｑにゝ
ｌＩにされる（りだしこのときセット信号日は１０＃と
する）。
一方、セット信号日がハイレベルにされると（ただし、
リセット信号Ｒはゝゝｏｆ）、初段のＮ。
リセット信号Ｒはゝゝｏｆ）、初段のＮ。
Ｒ回路Ｇ、１〜Ｇ１ｍ の出力は丁べてロウレベルされ
る。そのため、フリッププロップの出力Ｑは％ ｏ １
にされ、’！７ｔ、ＮＯＲ回路（）ａｔの出力がハイレ
ベルに逼れてフリップフロップの出力Ｑは％ １１に嘔
れる。
る。そのため、フリッププロップの出力Ｑは％ ｏ １
にされ、’！７ｔ、ＮＯＲ回路（）ａｔの出力がハイレ
ベルに逼れてフリップフロップの出力Ｑは％ １１に嘔
れる。
上記実施列のフリップフロップ回路においては、出力Ｑ
１を取９出丁ＮＯＲ回路Ｇ！息の出力端子とは別個の出
力端子からの信号がＮＯＲ回路Ｇｌｌ 。
１を取９出丁ＮＯＲ回路Ｇ！息の出力端子とは別個の出
力端子からの信号がＮＯＲ回路Ｇｌｌ 。
Ｇｌｍに帰還されているため、フリップフロップの出力
端子（ＧＬ）に比較的長い配線が接続δれて、浮遊容量
に°よるＮＯＲ回路（）ａｔの負荷が大きくなつ−ｃ４
、Ｎ ＯＲ回路３１ｇ 、ＧＩＫ＠還’ｇれる１６号が
影響を受けて変化が遅れてし１５ことはない。
端子（ＧＬ）に比較的長い配線が接続δれて、浮遊容量
に°よるＮＯＲ回路（）ａｔの負荷が大きくなつ−ｃ４
、Ｎ ＯＲ回路３１ｇ 、ＧＩＫ＠還’ｇれる１６号が
影響を受けて変化が遅れてし１５ことはない。
そのため、７９７１７１７１回路の出力Ｑが、出力Ｑの
側の負荷の影響を受けるようなことはなり０また、ＮＯ
Ｒ回路Ｇｌｌの入力信号音形成する信号を取シ出丁初段
のＮＯＲ回路Ｇ目〜Ｇ１ｍの出力端子とは別個の出力端
子から散り出さ一１″した信号のワイヤードＯＲＫよっ
て、フリップフロップの出力Ｑが形成されるようにさｎ
ているため、出力端子（Ｑ）に接続嘔ｎる配線の負荷が
比較的大きくても、出力Ｑの信号の変化が遅れることは
ない。
側の負荷の影響を受けるようなことはなり０また、ＮＯ
Ｒ回路Ｇｌｌの入力信号音形成する信号を取シ出丁初段
のＮＯＲ回路Ｇ目〜Ｇ１ｍの出力端子とは別個の出力端
子から散り出さ一１″した信号のワイヤードＯＲＫよっ
て、フリップフロップの出力Ｑが形成されるようにさｎ
ているため、出力端子（Ｑ）に接続嘔ｎる配線の負荷が
比較的大きくても、出力Ｑの信号の変化が遅れることは
ない。
従って、上記実施向のフリップフロック回路は、出力側
の配線の長石が比較的長く芒れることが多いマスタスラ
イスＬ８工上に形成されるフリップフロップ回路に最も
適している。
の配線の長石が比較的長く芒れることが多いマスタスラ
イスＬ８工上に形成されるフリップフロップ回路に最も
適している。
なお、上記のような出力側の配線の長さの大小による負
荷の影響ｔｔｔｂ方の出力信号に与えないために、第３
園の回路ではＮＯＲＯＲ回路３１ｇ６が設けられている
。
荷の影響ｔｔｔｂ方の出力信号に与えないために、第３
園の回路ではＮＯＲＯＲ回路３１ｇ６が設けられている
。
第３図と第４１１に比較丁れば分かるように、同一機能
を有するフリップフロップ回路を構成する場合、ｌ出力
のＮＯＲ回路からなる第３図のフリップフロップでは６
個のＮＯＲ回路を使って、３段構成にする必要がある。
を有するフリップフロップ回路を構成する場合、ｌ出力
のＮＯＲ回路からなる第３図のフリップフロップでは６
個のＮＯＲ回路を使って、３段構成にする必要がある。
これに対し、２出力ＮＯＲ回路からなる本発明のフリッ
プフロップ回路では、４個のＮＯＲ回路を使って２段構
成にしてやればよい。
プフロップ回路では、４個のＮＯＲ回路を使って２段構
成にしてやればよい。
そのため、本発明のフリップフロップ回路は、回路ｔ＃
ｆ成する累子の数が少なくて済み、実装密度が向上葛れ
るとともに、段数ｉ少ないため各ＮＯＲ回路における遅
れ時間は同じでも回路全体の遅れ時間は短くな９、動作
速度が速くされる。しかも、高速動作可能なＮＴｂｋｕ
ａｌＣよって各マルチ出力ＮＯＲ回路が構成されている
ので、Ｌ８工全体の高速化が可能となる。
ｆ成する累子の数が少なくて済み、実装密度が向上葛れ
るとともに、段数ｉ少ないため各ＮＯＲ回路における遅
れ時間は同じでも回路全体の遅れ時間は短くな９、動作
速度が速くされる。しかも、高速動作可能なＮＴｂｋｕ
ａｌＣよって各マルチ出力ＮＯＲ回路が構成されている
ので、Ｌ８工全体の高速化が可能となる。
なお、上記実施的では、−例としてり四ンク同期形のセ
ット、リセット端子付フリンプフロップ回路につｉて説
明したが、本発明はこれに限定葛れるものではなく、他
の形式のフリップフロップ回路にも適用することかでき
る。例えば、２人カ２出力のＮＯＲ回路を使って、第５
図に示すような簡単なりロック同期形スリップフロンプ
回路を構成することもできる。この回路でも、一方の出
力側の負荷が他方の出力に影響を与えないように考慮さ
れており、１出カのＮＯＲ回路で構成されたものよりも
素子数および段数が減少される。
ット、リセット端子付フリンプフロップ回路につｉて説
明したが、本発明はこれに限定葛れるものではなく、他
の形式のフリップフロップ回路にも適用することかでき
る。例えば、２人カ２出力のＮＯＲ回路を使って、第５
図に示すような簡単なりロック同期形スリップフロンプ
回路を構成することもできる。この回路でも、一方の出
力側の負荷が他方の出力に影響を与えないように考慮さ
れており、１出カのＮＯＲ回路で構成されたものよりも
素子数および段数が減少される。
第１図はＮＴＬ回路からなる従来の１出力ＮＯＲ回路を
示す回路図、 第２図は今回提案されたＮＴＬ回路からなるマルチ出力
ＮＯＲ回路の一例を示す回路図、第３図は１出力ＮＯＲ
回路を使ったフリップフロック回路の一例を示す回路構
成図、 第４図はマルチ出力ＮＯＲ回路を使った本発明に係るフ
リップフロップ回路の一実施例を示す回路構成図、 第５図は本発明の他の実施例を示す回路構成図である。 Ｔ１１＊ Ｔｒ ２ 、Ｔ ｒ ａ ”’入力トランジ
スタ、Ｔｒ４゜Ｔｒ、・・・出力トランジスタ、ＥＦＩ
、’ＥＦ２ ・・・エミッタフォロワ、Ｇ１□、Ｇ１□
、Ｇ□３．Ｇ２□ ・・・マルチ出力ＮＯＲ回路。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ３ 図 第 ４ 図 切り 第 ５ 図
示す回路図、 第２図は今回提案されたＮＴＬ回路からなるマルチ出力
ＮＯＲ回路の一例を示す回路図、第３図は１出力ＮＯＲ
回路を使ったフリップフロック回路の一例を示す回路構
成図、 第４図はマルチ出力ＮＯＲ回路を使った本発明に係るフ
リップフロップ回路の一実施例を示す回路構成図、 第５図は本発明の他の実施例を示す回路構成図である。 Ｔ１１＊ Ｔｒ ２ 、Ｔ ｒ ａ ”’入力トランジ
スタ、Ｔｒ４゜Ｔｒ、・・・出力トランジスタ、ＥＦＩ
、’ＥＦ２ ・・・エミッタフォロワ、Ｇ１□、Ｇ１□
、Ｇ□３．Ｇ２□ ・・・マルチ出力ＮＯＲ回路。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ３ 図 第 ４ 図 切り 第 ５ 図
Claims (1)
- １、互いに並列に設けられた複数個の入力トランジスタ
紮言む入力段と、この入力段から供給さｎる同一の電位
を出力トランジスタのベースに受けるように嘔れた複数
個のエミッタフォロワとｔ有ｆるノンスレッショールド
ロジック回路からなシ、２以上の出力が取シ出せるよう
にされたＮＯＲ回路によって構成１扛てなることｒ％徴
とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163149A JPS6055719A (ja) | 1983-09-07 | 1983-09-07 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163149A JPS6055719A (ja) | 1983-09-07 | 1983-09-07 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055719A true JPS6055719A (ja) | 1985-04-01 |
| JPH0339410B2 JPH0339410B2 (ja) | 1991-06-13 |
Family
ID=15768148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163149A Granted JPS6055719A (ja) | 1983-09-07 | 1983-09-07 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055719A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392655A (en) * | 1977-01-26 | 1978-08-14 | Toshiba Corp | Logic circuit |
| JPS5542411U (ja) * | 1978-09-08 | 1980-03-19 |
-
1983
- 1983-09-07 JP JP58163149A patent/JPS6055719A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392655A (en) * | 1977-01-26 | 1978-08-14 | Toshiba Corp | Logic circuit |
| JPS5542411U (ja) * | 1978-09-08 | 1980-03-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0339410B2 (ja) | 1991-06-13 |
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