JPS6055836B2 - ビデオ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は新規なディジタル方式のビデオ処理システムに
関する。

さらに詳しくは本発明はテレビジョン放送、赤外線映像
および軍事用映像処理の分野から医療用の電子技術、ソ
ノグラムデイスプレイおよび技能者のためのパターン創
成器の分野７にいたる広い分野で用いうるディジタル方
式のビデオ処理システムに関する。従来ディジタル技術
は、とくにフレキシビリテイが重要となる個所において
、ある好ましい機能の完成とその最適化のために広く用
いられてきた”がその理論的解明にはしばしば多大な時
間を必要とするやつかいなものてあつた。

ある特定目的を有するハードウェアを少し変更しようと
しても、その変更を行なうには困難が伴ないかつ費用が
かさむ。

一方ディジタルコンピュータが計算分野ではその労力の
軽減のために採用しうるが、コンピュータ内に映像をデ
ータとして送込むとともに計算結果を表示するために必
要となる周辺機器として好適に採用しうるものは見出さ
れていない。従来の機器は処理が遅くしかも柔軟性に欠
け、またしはしは画質の向上の妨げとなつている。した
がつて本発明は、多量のデータを短時間で処理しえかつ
コンピュータ内の計算進行とリアルタイムでその結果を
表示しうる相互作用的な優れたビデオ処理システムの提
供をその目的とする。

本発明の他の目的は受入れおよび表示メディアが原映像
の画質を劣化させることなく機能しうる相互作用的な優
れたビデオ処理システムの提供にある。本発明のそれら
の目的は、ビデオ（ＶｉｄｅＯ）信号を受けるとともに
該信号をディジタル方式に変換しうるアナログ−ディジ
タル変換手段と、変換されたビデオデータを受け入れか
つ蓄積するディジタル方式フレームストア（Ｄｉｇｉｔ
ａｌｆｒａｍｅＳｋ）Ｒｅ）と、そのディジタル方式フ
レームストアにデータを書込みかつ読みだすために前記
フレームストア内の位置をアドレスするストアアドレス
手段を、前記フレームストアから読みだされたデータを
受取りかつ該データをアナログ形式に変換するディジタ
ル−アナログ変換手段とを有し、前記アナログ−ディジ
タル変換手段、ディジタルアナログ変換手段、フレーム
ストア手段およびアドレス手段のうち少なくとも１つが
前記フレームストアへの書込みおよびフレームストアか
らの読出しが選択されたビデオ効果を作り出すべく処理
されるように制御が可能な制御可能手段として構成され
たビデオ処理システムであつて、前記制御可能手段に所
望の制御を行なわせるための制御データ信号を発生しう
るコンピュータ手段が設けられており、該コンピュータ
手段が前記制御データ信号を制御可能手段の第２のデー
タレートと異なる第１のデータレートで発生しており、
ディジタルビデオ信号がフレームストアに書込まれおよ
びフレームストアから読み出されている間に前記制御デ
ータ信号を前記第１のデータレートで受け取ると共に、
前記ディジタル信号が前記フレームストアに書込まれず
およびフレームストアから読み出されない空白期間に前
記制御データ信号を前記制御可能手段に供給するための
手段が設けられてよつて達成される。

なお特許請求の範囲にいうコンピュータ手段とは通常の
コンピュータユニットのほか前記制御可能手段に対して
所望の制御を行なわせるための制御データ信号を制御可
能手段の第２データレートと異なる第１のデータレート
で発生することができるすべての計算手段を含む概念で
ある。

また前記選択されたビデオ効果を作りだすように処理す
るための制御アルゴリズムはコンピュータに収納された
ソフトウェアの形式または特定のハードウェアであつて
もよい。

さらに本発明のシステムを映像解析または処理のために
用いるばあいには、前記ストアに画像を記入させ、アル
ゴリズムを選定せしめ、かつ結果を数秒の内に観察しう
る。

また本発明のシステムを映像合成のために用いるばあい
には、充分な解像度を有する画像をそれが創成されるに
ともなつて観察しうる。つぎに本発明のビデオ処理シス
テムの一実施例を図面により説明する。

第１図は本発明のシステムの一実施例を示す概略ブロッ
クダイヤグラム、第２図はコンピュータによる記憶され
たフレームからの呼出し状態を示す説明図、第３ａ図お
よび第３ｂ図は第１図のシステムを構成する要素を示す
詳細図、第４図は第３図の記憶および記憶制御用の装置
を示す説明図、第５図は第３図のコンピュータバッファ
の配列を示す説明図である。

第１図のビデオ処理システムにおいて、コンポジット（
ＣＯｍｐＯｓｉｔｅｌ以下複合という）ビデオ信号は５
インプット９で受入れられたのち入力したビデオに存在
するシンクロパルスを分離するビデオインプットボート
１２に送入される。

入力したビデオはアナログ量から該インプットボート１
２内で８ビットディジタルワードに変換されるとともに
、ディジタル化された出力１３（以下要すればディジタ
ル出力１３という）はフレームストアアンドコントロー
ル１５に送りこまれる。入力信号の検出されたシンクロ
パルスは前記ビデオインプットボート１２内でアナログ
−ディジタル変換器の刻時用のタイミング情報として用
いられるとともに、該タイミング情報はフレームストア
アンドコントロール１５のためにそのアウトプット１４
にも供給される。要すれば必要なタイミング情報を供給
しうる外部シンクロ（ゲンロツク（ＧｅｎｌＯｃｋ））
をインプット１１に付加してもよい。

ディジタル化されたビデオサンプル（画像点）″はフレ
ームストア内の多くの記憶点に記憶されるとともに、そ
れらの位置アドレスはビデオインプットボート１２の出
力から前記タイミング情報と一定の時間関係を保つてフ
レームストアアンドコントロールに呼出される。

前記フレームストア内に保持されたディジタル化された
ビデオはディジタルビデオデータをアナログ形式に変換
しえかつ複合ビデオ信号をアウトプット２０に供給しう
るよう内部発生器で発生するシンクロパルスを付加しう
るビデオアウトプツノトポート１９のインプット１８に
連続的に導かれる。

発生したシンクロパルスは記憶されたデータを読みだす
ために、記憶装置をアドレスするためのタイミング制御
をも行なう。

外部シンクロをもし要すればビデオアウトプットボート
１９に設けてもよい。複合ビデオは通常のテレビモニタ
２２で表示されうる。ビデオ信号の基礎的な変換、記憶
装置、再変換はコンピュータ２４とコンピュータアドレ
スアンドコントロールユニット２５を用いて行なわれる
。

該コントロールユニット２５のアウトプット２７は前記
インプットボート１２によつて受入れられる。前記コン
トロールユニット２５はコンピュータに制御され、使用
されるワードのビット数（すなわち８ビットまで）を加
減し、かつ全フレームが記憶されるべきか否かを決定す
る。コンピュータ２４はコントロールユニット２５を介
してコントロールデータライン２７を前記フレームスト
アアンドコントロール１５に付加する。コントロールユ
ニット２５からのコンピュータアドレス情報は前記スト
ア１５のインプット２６に受入れられる。したがつてコ
ンピュータは前記フレームストア１５内のいかなる位置
をもアドレスできるとともにデータを読出し、データを
加減し、かつビデオインプットボート１２を介して再挿
入しうる。

コンピュータコントロールデータライン２７はさらにビ
デオアウトプットボート１９に接続されている。なお該
アウトプットボート１９の制御によつて、たとえば表示
すべきフィールド、用いるビット数および以下に説明す
るクロスワイヤの位置を適宜選定しうる。必要によりコ
ンピュータ周辺機器２３をコンピュータ２４のＩ／０母
線に取付けることができる。データを加減するためには
、コンピュータではなくて処理用ハードウェアを有する
ビデオプロセッサ２８を採用しうる。

該プロセッサ２８は前記ビデオインプットボート１２か
らディジタル化されたビデオをインプット１６で受け、
さらにデイ！シタル化されたビデオを前記フレームスト
ア１５からインプット１７で受取る。処理ののち、アウ
トプット２９からのデータはビデオインプツトポ・・・
卜１２に送られる。したがつて前記システムは基本的に
はラスタ方・式（ＲａｓｔｅｒｉｎｆＯｒｍａｔ）であ
るディジタル形式のビデオデータをあるフレームストア
に蓄積させるということについてのものである。

そのデータはソフトウェアコントロールにより処理され
るか、またはまつたく新しいデータを加えてもよい。デ
ータの付加および処理の指示は前記コントロールユニッ
ト２５を介してシステムコンピュータによりなされる。
前記システムの非同期性は、電子マイクロスコープのよ
うな遅走査システムを有する標準形式のテレビジョンか
らＩＲ？（赤外線線走査）やＳＬＡＲ（サイド機上レー
ダ）のような線走査カメラにいたるきわめて広い範囲の
フレームレート（Ｆｒａｍｅｒａｔｅ）にわたる動作を
可能にする。フスパイラルおよびポーラー走査のような
非ラスタ形式のものは複合ビデオインプットに含まれる
同調情報（書込みゲンロツク（ＧｅｎｌＯｃｋ））から
抽出されるタイミング情報を必要とする。各画像点を２
５帽の可能レベル（たとえば２５帽の灰色レベｉル）を
付与しうる８ビットワードに変換することにより、ビデ
オ情報はディジタル化される。そのディジタルデータは
アドレスを特定され前記フレームストア１５内に書込ま
れる。同調情報から抽出されたタイミング情報はそのア
ドレスを定める・のに用いられる。そのタイミング情報
は各画像点をフレームストア１５内の所定の位置への書
込みを可能にしうるように位置決め情報（ラインの開始
、フィールドの終端など）を与える。本実施例で用いる
フレームストア１５は英国特許出願第６７８５／７６号
明細書で開示されたＮチャンネルダイナミックＭＯＳ−
ＲＡＭ集積回路をそれぞれ用いてなる１６のカードを用
いる。

そのストア構成はテレビジョンラスタに関係するもので
あつて２つのキユーブからなる。各キユーブはフレーム
をなす２つのフィールドの１つを保持する。各フィール
ドは２５６本の走査線を有し、一方各走査線は５１２個
の画線点を有する。各画像点は８ビットプレーンを有す
るストアに８ビットワードとして蓄積される。フレーム
の１つおきの走査線はそれぞれ１つおきのフィールドに
蓄積される。フレームストアの各半分体を２つの別々の
フレームを記憶しうるように独立して用いてもよく、そ
のときその解像度は正常値の半分となる。要請される解
像度に応じて各フィールドは別々の画像（８つの別個の
１ビット解像画像まで）をも蓄積するようにもできる。
フレームストアは１０ＭＨｚ（最大１５ＭＨｚ）サンプ
リング周波数て画像を受け、かつ同じレートで表示のた
めの画像再生を行ないうる。ストアからの表示装置への
読出し処理はコンビユータの要求によつては停止しない
。フレームストアからの読出しまたはストアへの書込み
の目的のために記憶装置の呼出し時間は６７ｎｓｅｃで
あるので標準的なテレビ画像を５１２個のサンプルを１
つの走査線に容易に供給しうる。コンピュータはライン
空白時間でのみフレームストアと通じうる。コンピュー
タは等速呼出しを有しかつ配列形式（ＡｒｒａｙｆＯｒ
ｍ）によるアドレスを指定しうる。配列アドレスの原理
を第２図に示す。

画像データ１００のフレームはテレビジョンスクリーン
１０１に表示される。それはフレームストア内に保持さ
れ蓄積された情報である。矩形１０３はコンピュータに
よつてアドレスされるべき画像エリヤてあつて、ｎ個の
水平方向の画像点とＮ個の垂直方向の画像点とからなる
。１０５で示す走査線は奇数番のフィールドであり、一
方１０６で示す走査線は偶数番のフィールドである。

画像点１０４は点（ＸＯ，ｙＯ）てあるとし、これは配
列位置を示す。配列での画像点は順次、すなわち（ＸＯ
，ｙＯ）から（ＸＯ＋Ｎ，ｙＯ）ののち（ＸＯ，ｙＯ＋
１）から（ＸＯ＋Ｎ，ｙＯ＋１）、また同様に（ＸＯ，
ｙＯ＋Ｎ）から（ＸＯ＋Ｎ，ｙＯ＋Ｎ）にいたるまで呼
出される。しかし配列は単一点から全ストアにいたるま
でいかなる寸度にも選択される。さらに選択された配列
はストア内のいかなる場所にも位置しうる。前記したご
とく単に前記矩形の上左端と両側面の長さを特定するこ
とによりいかなるアドレスも呼出しうる。コンピュータ
データは遅いレート （コンピュータの典型的なサイク
ル数は、配列がアドレスされているかまたは配列が個々
の画像点であるかにもよるが５００ＫＨｚからである）
で送込まれるとともにシステムのトランスフアレート（
典型的なばあい１０ＫＨｚ）でフレームストアに供給し
うるようにバッファされる。このようにデータはストア
に書込みに際しては高速化されコンピュータに読戻すに
際しては低速化される。ストアはビットを選択しうる（
以下要すれば１ビット選択ョという）手段を有する。

このことは８ビットワードのどの部分をもストアに書込
み−えかつストアから読出しうることを意味する。また
これは、８ビットプレーンの特定の部分に保持され、異
なつており、かつ無関係な画像をうることを可能にする
。また８ビットワードの部分をたとえば６ビットレベル
で蓄積された原画像にコンピュータの出力を重ねるため
に保持するようにも選択しうる。画像の結果は表示装置
上にモニターされる。フレームストアからのシステムの
出力側へのデータ移送はたとえば外部シンクロ源（読出
しゲンロツク）で発生するタイミング信号によつて行な
われる。

その外部シンクロ源（読出しゲンロツク）は同期した動
作を与えうる前記書込みゲンロ・ツクと同じものを採用
しうる。通常読出しゲンロツクは目的画像を作るために
混合されるべき他の画像源（たとえば題名を付与するた
めの画像源）と調和して出力画像を固定するために別個
に作られる。これは、同時に２つの異なるストアアドレ
スを同期的にアドレスしうるようにストアへのおよびス
トアからの伝送を可能にしうるように、相互に独立して
稼動する連続読出器および連続書込み器を用いてなる動
作の非同期性モードである。この２つのフィールドは表
示装置に全フレーム画像を表示しうるように２つの方法
で交錯せしめうる。まず第１に、交錯の通常方法すなわ
ちいずれかのフィールドを読むという方法または第２に
特別な２：１交錯による方法てある。この第２の方法は
奇数番の走査線を偶数番の表示用走査線内に再現する、
またはその逆に再現するということを可能にする。この
第２の方法を用いると第２のそして無関係なフレームを
他のフィールドに蓄積することを可能にする。補数によ
つて隣接する画像点からの情報を取替えることが可能と
なる。たとえば誤つたストアエレメントを取除くことが
可能となる。第１図の構成要素の詳細を第３図の一実施
例で示す。明示されているごとくビデオインプットボー
ト１２はＡ−Ｄ変換器（以下ＡＤＣという）８１と、連
続書込み発生器８２およびビデオインプットユニット８
３と、シンクロ発生器ブ七ツク８０（以下要すればシン
クロセパレータ８０という）の下方部分とから形成され
ている。ビデオアウトプットボート１９は、ビデオアウ
トプットユニット８５と、アウトプットプロセッサー８
６と、連続読出し発生器８７と、シンクロ発生器ブロッ
ク８０の上方部分とからなる。

フレームストアアンドコントロール１５はストアアドレ
ス９０と、ストアコントロール９１と、フレームストア
９２とからなる。コンピュータアドレスサーキットコン
トロールはコンピュータリンク９２と、コンピュータバ
ッファ９５と、コンピュータアドレス９６と、コンピユ
ータストアシークエンサー９７とコントロールデータス
トア９４とを備える。

ハードウェアプロセッシングブロック２８は第１図に示
すようなものである。

シンクロおよびビデオ情報を含む複合ビデオ信号はＡＤ
Ｃ８ｌのインプット９と、シンクロセパレータ８０の下
部に送込まれる。

該シンクロセパレータ８０はビデオ情報からシンクロ情
報を分離しうる。このシンクロ情報たとえばシンクロパ
ルスは該セパレータ内でたとえば走査線、フィールドの
開始、フレームの終了を与えるタイミング情報を供給す
る。該タイミング情報は連続書込み発生器のインプット
１１７に受入れられる。かかるタイミング情報を供給し
うるシンクロセパレータ８０はとくに時間軸補正回路に
関して、周知のものであるのでここでは詳述しない。

抽出されたタイミング情報は各画像点をうまく他の点に
関係づけること、すなわちどのフィールドと走査線とは
画像点が存在しかつその画像点が走査線に沿つていかに
離れているかを確実に設定するのに用いられる。このこ
とは、画像点がフレームストア内の正しい位置に蓄積せ
しめることを保証する。連続書込み発生器８２はアウト
プット１３６に書込みクロックパルスを供給しかつ該ク
ロックパルスはビデオインプットユニット８３とストア
アドレス９０で受入れられる。連続書込み．発生器は時
間軸補正回路として周知のものてあつて、基本的にはオ
シレータと多くのクロックパルスを供給しうる多数のカ
ウンタからなる。前記，ＡＤＣは入力するビデオの各画
像点を８ビットワードに変換する。

これは２５６の可能なレベ．ル（たとえば２５唯の異な
る灰色レベル）を有する。１０ＭＨｚでのＡＤＣの刻時
はビデオインプットユニット８３を介してライン１１９
に与えられる。

ＡＤＣのアウトプット１１８はビデオインプットユニッ
ト８３に供給される。この８ビツトワ、ードの出力はバ
ランスされたエミッター結合論理（ＥｍｉｔｔｅｒｃＯ
ｕｐｌｅｄｌＯｇｉｃ（以下Ｅ．Ｃ．Ｌという））レベ
ルに保たれる。ＡＤＣは時間軸補正回路によつて周知の
ものである。ビデオインプットユニット８３は該データ
をライン１４２を介してフレームストア９２に送るに先
立つて処理するようにしてもよい。ビデオインプット８
３は、もし所要の外部ハードウェア処理を行なうことを
許容するのが望ましいならば、さらにデータをそれぞれ
ライン１６，２９を経てビデオプロセッサー２８に送り
かつそれからデータを受取るようになしうる。コンピュ
ータはさらに、コンピュータバッファ９５とコントロー
ルデータストア９４とを介して゛ビデオインプットユニ
ット８３に連通している。走査線空白時間に、ストアに
書込まれるべきすべてのコンピュータデータがコンピュ
ータバッファ９５からライン１２８に送られる。処理情
報はコントロールアドレス、コントロールデータの形で
コントロールデータストア９４からライン１３８に送ら
れ、かつその情報は行なわれるべき処理を詳示する。ビ
デオインプットユニット８３はライン１４２を経て前記
フレームストア９２に、連続書込み発生器８２により制
御されディジタル化されたビデオデータ（ＥＣＬからＴ
ＴＬに変換されている）、またはコンピュータデータを
送込む。前記ビデオインプットユニット８３は受入れた
８ビットを保持しかつフレームストア９２に送付するた
めのラッチを有する。ライン１１８を通る入力はビデオ
プロセッサー２８のインプット１６にバイパスされる。
またアウトプット２９はアウトプット１４２に通じうる
。フレームストア９２からのデータの読出しはライン１
４３を経てビデオアウトプットユニット８５へ、さらに
ライン１４４を経てビデオアウトプットユニット８５か
らアウトプットプロセッサー８６へそれぞれ連続読出し
発生器８７により制御されて搬送される。

アウトプットブロック（ビデオアウトプットユニット８
５とアウトプットプロセッサー８６からなる）は信号を
複合ビデオ信号に再生する。前記連続読出し発生器８７
はアウトプット３２からビデオアウトプットユニット８
５にタイミング情報を、かつクロックおよびシンクロパ
ルス列をアウトプット３３からアウトプットプロセッサ
ー８６に供給する。

タイミング情報を与える連続読出し発生器８７は連続書
込み発生器（すなわちラインの開始など）と類似してい
る。連続読出し発生器８７はシンクロセパレータ８０を
介してライン１２２を経てライン１１６に与えられる読
出しゲンロツク信号により制御される。フレームストア
９０から読出されたデータはビデオアウトプットユニッ
ト８５に掛止され、所要の処理が行なわれる。該ビデオ
アウトプットユニット８５での．処理は、重複処理、摺
動処理、ビット置換、反転処理またはウィンドウ選択処
理を含む。ビデオアウトプット８５内でのストアとカウ
ンターは独立して所要の制御またはコントロールデータ
ストア９４から受入した指示を与える（データ形式を１
ＴＬレベルからＥＯＬレベルに戻すことができ、その結
果アウトプットは１６に付与されアウトプットプロセッ
サー８６にバランスされたラインを与えうる。該アウト
プットプロセッサー８６はディジタル−アナログ変換器
（以下ＤＡＣという）を有し、該ＤＡＣは連続読出し発
生器のアウトプット３４によつて時限設定がなされる。
再生されたビデオ信号は、つぎにアウトプット１３４か
らのシンクロパルス列と混合しアウトプット１４６で複
合ビデオアウトプットを表示する。シンクロ５パルス列
は、アウトプット１４８に設けられる外部ハードウェア
を所要により同期化するためにも供与されうる。非複合
ビデオデータはアウトプット１４５から受取りうる。デ
ィジタル−アナログでの変換および複合ビデオの調整は
時間軸調整回路で広く用いられているものであるために
ここでは詳述しない。前記ストアアドレス９０は呼出し
のために必要となるフレームストア９２内の位置を特定
するアドレスを作成することを目的としている。連続読
出し発生器と連続書込み発生器とはストアアドレス９０
にそれぞれライン１３２，１３７を経てクロックパルス
を供給する。なお該クロックパルスはたとえばフレーム
ストア９２へのアドレスをいつ開始するか、いかなるレ
ートでアドレスするか、いつラインの終端で停止するか
またはいかなる個数のラインをアドレスするかなどの情
報を与える。コンピュータデータはコンピュータアドレ
ス９６を経てライン１３０に沿つて伝達される。ストア
アドレス９０は３種類のアドレスを発生する。

すなわち（１）連続書込み発生器から受取つた情報から
インプットデータが挿入されるべきアドレスを指定する
（Ｉｉ）連続読出し発生器からのクロッキングパルスは
読出されるべきストア内の１またはそれ以上の位置を指
定する（このことは一方では前記ストアからのデータ読
出しレー１・が連続読出し発生器で発生したシンクロパ
ルス列のレートと同じであることを確保しうる）。

（Ｉｉｉ）コンピュータデータ用のアドレスを発生しう
るコンピュータアドレス９６からの複数のアドレス前記
ストアアドレス９０は、フレームストア９２のインプッ
ト６９に、２半分に複合された２つの６ビットアドレス
を供給する。

ストアアドレス９０はさらに非読出し期間に回復動作を
行なう。これはフレームストアの等速呼出し記憶装置（
以下ＲＡｒ！４という）がダイナミックであり、もしＲ
ＡＭが２ｍ１ｓｅｃ内に読出されないばあいには情報が
１忘れョられてしまうことによる。フィールド期間では
、ストアアドレス９０はフレームストア９２を活性化し
記録されたデータを保持せしめておくために該フレーム
ストア９２に対して読出しサイクルの１期間ョを与える
（そのダミーの読出しサイクル中に呼出されたデータは
不必要なものであり捨てられる）。前記ストアアドレス
９０はストアエレメント用のタイミングパルスを発生せ
しめうるようにストアコントロール９１にアドレス信号
を送る。

ストアコントロール９１に対するそれらのアドレス信号
は、読出し／書込み命令としてインプット５０１５２に
、書込みアドレスとしてインプット４１に、読出しアド
レスとしてインプット９８に、さらに読出し／書込み用
の行アドレスストローブマルチプレツクス（ＲＯｗａｄ
ｒｅｓｓｓｔｒＯｂｅｍＬｌｌｔｉ一Ｐｌｅｘ）として
インプット６０１６１に供給される。ストアアドレス９
０はさらにインプット４２にＩ／Ｐセレクトを、インプ
ット７６にアウトプットセレクトを、ストア９２のイン
プット６８にチップセレクトを与える。ストアコントロ
ールカードからのタイミングパルスは記憶装置が読出し
と書込みとを同時に要請されないことを確保すノ る。
ストアコントロール９１はもしストアが読出されている
ときに書込み指示があつた際にはその指示を無視しうる
ような（逆のばあいも同様）、キユーイングシステム（
Ｑｕｅｉｎｇｓｙｓｔｅｍ）を挿入しうる。

したがつて読出し、書込み指示は区別されるとともに混
信が防止されうる。コンピユータストアシークエンサー
９７からの信号は該シークエンサー９７のアウトプット
１４０から読出し指示として、またアウトプット１４１
から書込み指示として受入られるとともに前記信号はい
つコンピュータが読出しまたは書込み動作を行なうかを
指示している。ストアアドレス９０は基本的には書込み
、読出しおよび回復のための３セットのカウンターから
なる。フレームストア９１とストアコントロール９２の
構成は英国特許出願第６５８５１７６号明細書に詳示さ
れているものてあつて、その第５図を第４図としてここ
に添付する。

なお第４図はストアアドレス９０とコンピユータストア
シークエンサー９７からの種々な信号がいかに処理され
るかを示している。ストアコントロール９１のアウトプ
ット７３からの読出し／書込みアドレスセレクト信号は
ストアアドレス９０によつて受入れられ、さらにアドレ
スの２半分で多重化するためのマルチプレツクスコント
ロール出力７２もやはリストアアドレス９０で受入れら
れる。ストアコントロール９１のインプット５４におけ
るクリア書込みタイミングは連続書込み発生器８２から
受入れられ、一方インプット５３におけるクリア読出し
信号は連続読出し発生器８７から受入れられる。第４図
は１６個のストアカードの１つと合体したストアコント
ロール９１を示し。ストアカード３０は、４列のＲ．Ａ
Ｍチップ１０からなるブロック３２を有し、かつ各列は
８個のチップ（それぞれ．８データビットをもつ）から
なる。このようにストレージチップ（以下要すれば記憶
素子という）の総数は３２個である。ストアカード３０
はさらにインプットラッチ３１とアウトプットラッチ３
２とを有する。また該カード３０は以下に詳述する．バ
リッドデータディテクター（Ｖａｒｉｄｄａｔａｄｅｔ
ｅｃｔＯｒ）を備える。なおストアカード３０と同様な
他のｂ個のガード（図示されていない）によつてストア
が構成・されることに注意すべきである。しかしてＩ／
Ｐマルチプレツクス３５（以下一要すればインプットマ
ルチプレクサという）は１６個のカード用として１帽の
アウトプット４７を有する。ラッチ３１に接続された１
つのアウトプットが図示されている。同様に、０／Ｐマ
ルチプレツクス３９（以下要すればアウトプットマルチ
プレクサという）が、アウトプットラッチ３３に１つの
アウトプットを接続した状態で図示されている。インプ
ットおよびアウトプットマルチプレクサの残りのアウト
プットは接続されていない状態で図示されているが、実
際には他の拓個のカードに接合されるのである。行アド
レスストアローブマルチプレクサ３６とタイミングコン
トロール３８は他の托個のカードによつて２分割される
アウノトプツトを有する。以下で述べるキユーイングロ
ジツクサーキツト（ＱｕｅｕｅｉｎｇＩＯｇｉｃｃｉｒ
ｃｕｉｔ）３７はタイミングコントロールに接続される
。カードへのインプットデータは共通の通路を介して与
えられるので、そのデータは個々のクロックことに順次
カードに掛止される。すなわち１Ｇ固のクロック期間経
過後は１帽のすべてのカードがデータ内の１つのワード
を保持する。それらの第１のワードはラッチ３１内の位
置に保持される。

ラッチ３１には公知のレジスタファイルチップ（たとえ
ば４ビット４位置の２×７４ＬＳ１７０（２位置が用い
られる））を採用しうる。情報はこれらのファイルに、
前記インプットマルチプレクサのアウトプット４７から
受入れられるビデオ周波数で、インプットイネーブル信
号（Ｉｎｐｕｔｅｒｌａｂｌｅｓｉｇｎａｌ）によつて
刻時されつつ挿入され、またアドレスはインプット４２
から送られるインプットセレクト信号によつて設定され
る。最初の１帽のワードがカードに通つたとき、つぎの
１６個のワードが順次通路にあられれるとともに再びカ
ード内に掛止される。そのときを除いては、インプット
セレクトは最初のレジスタファイル３１内のつぎの位置
に挿入されうるように変化せしめられる。インブックセ
レクトは、（托個のカードが用いられているので）１１
１６原ビデオ周波数で変化することは明らかである。

レジスタファイルの出力はインプットセレクトを逆にす
ることにより制御され、このことが公知のレジスタの内
容をそのアウトプット端子に表示せしめるのに必要なす
べてである。インプットセレクトは１１１６ビデオ周波
数で動作しているので、レジスタファイルのアウトプッ
トに表示されたデータが原人力通路に存在するデータ期
間の約托倍に常時保持されることは明らかである。４０
９６バイトＲＡＭチップは比較的低速で動作するので、
この内部デマルチプレキシングは個々のチップに必要な
速度に減速することが必要である。

しかし、外部アドレッシングシステムはやはり通常の配
列によつている。（９ビット２進アドレスは画像内のラ
インを定め、他の９ビットアドレスは前記したごとくラ
イン内の画像点を定める。）このデマルチプレクシング
、すなわち明らかなインプットデータの遅速化がなされ
ることは明白であり、かつそのインプットデータは、Ｒ
ＡＭが情報を吸収するのに充分な時間以上の時間４ＫＲ
ＡＭのインプット端子上に存在せしめられる。

ＲＡＭへのアドレスについてはすでに述べたが、それは
６アドレスラインとして２半分に多重化された１２ビッ
トアドレスを担持するインプット６９に入る（すなわち
チップ行アドレスにつづくチップ列アドレス）。

各々の素子は、行アドレスストローブ（以下要すればＲ
ＡＳという）を蓄積サイクルごとに一度だけ動作するタ
イミング３８からインプット６２で受取る行アドレスス
トローブマルチプレクサ３６からの４つの分離された行
アドレスストローブＲＡＳｌ，ＲＡＳ２，ＲＡＳ３，Ｒ
ＡＳ４によつてライン６３，６４，６５，６６上にそれ
ぞれ選択される。これらのものは、勿論、順番に動作す
る。すなわちアドレス構造に対する事象は、ます１６の
カードを表示せしめるインプット４１に挿入されるアド
レスの最初の４ビットがインプットイネーブル（Ｉｎｐ
ｕｔｅｎａｂＩｅ）をインプットマルチプレクサ３５か
ら作るためにデコードされ、インプット６０，６１に入
るアドレスのつぎへ２ビットは４個の行アドレスストロ
ーブＲＡＳｌ〜ＲＡＳ４を作るために行アドレスストロ
ーブマルチプレクサ３６内でデコードされるというよう
に連続して起る。最後の１２ビットはインプット６９に
対する、２半分で多重化された主素子アドレスである。
列アドレスストローブ（以下要すれはＣＡＳという）は
タイマ３８からライン６７に与えられる。カード用のア
ウトプット構造はそれが逆に動作する点を除いてインプ
ット構造にきわめて類似している。

基本的にはデータは全てのカードからそれぞれのレジス
タすなわちラッチ３３に平行して伝送される。（ラッチ
３３は所要の８ビット×２位置を有する４個の４ビット
ラッチタイプ７４１７３を用いて構成しうる。）ラッチ
３３への伝送は１１１６ビデオ周波数での１アウトプッ
トストローブおよびアウトプツトセレクトョ動作によつ
て惹起される。ＲＡＭからの平行伝送によつて占拠され
ないレジスタは４ビット読出しアドレスをインプット７
８で受取るアウトプットマルチプレクサ３９のアウトプ
ット７５から受入れられる１アウトプ”ツトイネーブル
Ｊ（Ｅｒ！Ａｂｌｅ）（開放信号）によつて主通路上に
そのデータを出力するために用いうる。なおそのための
適当な機器は１アウトプツトセレクトョを逆にし選定し
うる。１アウトプツトイネーブルョは連続して（ビデオ
周波数で）動作し、一方１アウトブツトストローブョは
全ての１６個のカードに平行に動作する。８個のチップ
セレクトライン６８はもし要すれば蓄積されたディジタ
ルワードのどの部分をも要すれば書込み処理から防護し
また無能にしうる。

このようにたとえばビット５〜８に保持されたものとは
異なつた画像がビット１〜４に書込まれる。読出し／書
込みラインと、ストアカード用の行アドレスストローブ
ＲＡＳは、当初に想像されたものよりも直進性はない。

その複雑さはもし托組内の１つのカードに他のカードに
影響することなく書込まれるということが要求されるこ
とに起因する。これは単に問題のカードに相当するイン
プットイネーブルのみを動作せしめることによつてイン
プットライン３１に対してはなしうる。しかしデータが
行行を横切つて伝送されるときは、１６個のカードの内
の托個のストア位置は誤まつた情報を受けることになる
。この誤情報の収受を防止するために、バリッドデータ
ディテクタ３４を設け、かつ該ディテクタ３４はタイマ
３８からインプット４６を経て送入される読出し／書込
み信号とともにインプット４３，４４でそれぞれインプ
ットセレクトとインプットイネーブルを受とるごとく構
成されている。

もしインプットイネーブルがあるカード用にインプット
マルチプレクサ３５から検知されると、該ディテクタ３
４はデータがラッチ３１に送込まれたのちアウトプット
４５からの読出し／書込み信号に制御されストアに伝送
されることを許容する。もし特定カード用のインプット
イネーブルがインプットマルチプレクサ３５から受けな
いばあいには、ディテクタ３４は書込みサイクルを進行
させない。前記キユーイングロジツクサーキツト３７は
やはりタイマ３８から読出し／書込み信号をライン５６
を経て受ける。

書込み命令は該キユーイングサーキツトのインプット５
０で受入れられ、一方読出し命令はそのインプット５２
で受取られる。サーキット３７に設けられたフリーズイ
ンプツト（Ｆｒｅｅｚｅｉｎｐｕｔ）５１はデータをス
トアに保持せしめる。書込み命令はアウトプット５７を
経てタイマ３８に伝えられ、また読出し命令は、もしイ
ンプット５６で読出し／書込み信号から検知されたサイ
クルの他の部分によつてストアが使用中であるならば一
時的にサーキット３７内に保持しうるよう調製されたア
ウトプット５５から供給される。クリア読出しおよび書
込み装置がインプット５３，５４にそれぞれ設けられて
いる。付加的なタイミング信号（アウトプット７３にお
ける読出し／書込みアドレスセレクトおよび前述したよ
うにＲＡＭとともに用いるアウトプット７２におけるマ
ルチプレツクスアドレスコントロール）がタイマ３８か
ら供給される。前記ストア９１が５１鉢の映像記憶走査
線を与えるべく、第４図でブロック３０で示したような
形式の１帽のカードからなることを想起すべきである。

コンピュータ情報の制御と配分はコンピュータインター
フェースすなわちコンピュータリンク９．３、コンピュ
ータアドレス９６、コンピユータストアシークエンサ９
７、コンピュータバッファ９５およびコンピュータデー
タストア９４によりなされる。

コンピュータへのおよびコンピュータからのす．べての
情報はノイズをのがれるためにＥＣＬレベルに保持され
るバランスされたライン１１０に沿つて伝送される。

制御はライン１１１に与えられる。情報は１６本のバラ
ンスされたライン上に送られるとともにいかなる情報が
送られているかを示・す検出および惑知パルスを伴なう
。コンピュータリンク９３の目的は、コンピュータ情報
を変換することである。情報がコンピュータからストア
に書き込まれたばあいには、入力をＥＣＬレベルから丁
１ルベルへとシステムの残余のものと互換性をうるため
に変換する。また情報がストアからコンピュータに読出
されたばあいには、ＥＣＬレベルに戻される。コンピュ
ータリンク９３は、さらにコンピュータの動作を制御す
るためにある制御論理を行なう。それはフィールドフレ
ーム情報、すなわちコンピュータが１つまたは両方のフ
ィールドをアドレスしかつその読出し／書込みサイクル
を開始せしめる情報を包含す゛る。これはアウトプット
１１５を経てコンピュータアドレス９６に与えられる。
コンベユータ情報は、コントロールデータストア９牡バ
ッファ９５およびコンピュータアドレス９６に対する検
出および制御パルスを伴ない、コンピュータデータ母線
１１３に沿つて、コンピュータリンク９３から取出され
る。コンピュータアドレス９６はその母線１１３に沿つ
て検出パルスとともにアドレス情報を受ける。検出パル
スは母線上の情報が当該ブ罎ンク用のアドレス情報であ
ることを指示するとともに、さらに配列の大きさと位置
情報を与える。コンピュータアドレス９６はさらに画像
点を計数するので、コンピュータはいつ充分な情報を受
取りまたは配列の特定部分をカバーするために伝送する
かを知ることができる。コンピュータアドレス９６のラ
イン１３１からの制御パルスはシークエンサ９７用の画
像点数についての情報を包む。該コンピユータストアシ
ークエンサ９７はストアアドレス９０を介してフレーム
ストアへのおよびフレームストアからの書込みおよび読
出し情報によつて必要なタイミングを生ぜしめる。それ
は、このデータがラスタ形式でなく、またこのデータが
ライン空白期間でのみストアに書込みまたはストアから
読みだすことができるので、必要なことなのである。コ
ンピユータストアシークエンサは連続書込み発生器に拘
束された１つおよび連続読出し発生器に拘束された他の
１つの２つのシークエンス発生器からなる。コンピュー
タアドレス９６は、アドレスの読出しまたは書込みの間
はライン１２９の信号によつて増大しかつワードカウン
トは減じる。画像情報（データ）はその合体した検出パ
ルス（検出データ）とともに母線１１３に沿つて伝送さ
れかつ母線制御はコンピュータバッファ９５に伝えられ
る。母線制御パルスはフレームタイムの際およびコンピ
ュータがコンピユータアドレスまたはコントロールデー
タストアにデータを伝送している際にはコンピュータデ
ータアウトプットドライバも無力化する。コンピュータ
バッファ９５はライン空白期間が生じるまでデータの一
時的な記憶装置として機能する。バッファ９５は連続書
込み発生器８２からインプット１２３でコンピュータの
書込みを許容する信号をうけまた連続読出し発生器８７
からコンピュータの読出しを許す信号をインプット１２
４で受入れる。コンピユータストアシークエンサ９７の
ＭＭＨｚクロック出力１２６は連続書込み発生器８２の
アウトプット１３６からたとえば受取られる。コントロ
ールデータストア９４用のインプット更新は、連続書込
み発生器８２からインプット１２０によつて書込みフレ
ームクロックが受取られたとき供給される。アウトプッ
ト更新は連続読出し発生器８７からインプット１２１に
よつて読出しフレームクロックが受取られたとき供給さ
れる。コントロールデータストア９４は通常結合された
カウンターチップと関連する６４ワード／９ビット（た
とえばチップ形式８２Ｓ０９）のＲＡＭからなる。

コントロールデータストア９牡母線１３８はストアアド
レス９０、ビデ゛オインプツトユニツト８３およびアウ
トプットプロセッサ８６に接続されている。

コンピユータストアシークエンサ９７の出力９７はコン
ピュータアドレス９６、バッファ９５およびデータスト
ア９４に１０ＭＨｚクロックを与える。バッファ９５か
らの読出しまたは書込み用制御アウトプット１２７はコ
ンビユータストアシークエンサ９７で受取られる。

バッファ９５からのコンピュータデータはアウトプット
１２８でビデオインプットユニット８３の入力に接続さ
れている。バッファ９５への読出し／書込みセレクト入
力は、コンピュータアドレス９６内でアドレスと結合し
たデータがストアアドレス９０に挿入されるか（書込み
）またはストアアドレス９０から取出されるか（読出し
）を決定するコンピュータリンク９３のアウトプット１
１４を介しコンピュータにより制御される。フレームス
トア９２から読出されたデータはバッファ９５のインプ
ット１２５で受入れられる。コンピュータサイクルは約
５００ＫＨｚであるがライン空白期間は約８μＳｅｃで
ある。

それゆえライン空白期間にコンピュータデータを挿入す
るに充分な時間はない。それゆえいわゆるＦＩＦＯスト
ア（ＦｉｒｓｔｉｎｆｉｒｓｔＯｕｔｓｔＯｒｅ）がバ
ッファ９５内に設けられるのである。それはデータをコ
ンピュータレートで受け、１０ＭＨｚのレートでデータ
をライン空白期間に収納する。さらにデータをストアか
ら１０ＭＨｚのレートで受けかつコンピュータ自身の所
定時間内で収納しうるよう低速化する。コントロールデ
ータストア９４は母線１１３上のコントロールストロー
ブと関連するコントロールワード形式（ファンクション
）のコンピュータ情報を受取る。

コントロール情報はディジタル化されたビデオ信号にな
される処理のすべてに関係する。インプットおよびアウ
トプット処理用の情報は読出し／書込み時間の関係に相
応する異なる時間に供出される。前記コンピュータリン
クは多くのライン受信回路と駆動回路たとえば形式７４
３６７と、アウトプット母線の１帽のラインとからなり
、制御動作のために用いられる。バッファのＦＩＦＯ機
能の詳細を第５図に示す。

まず書込みサイクルについて考えてみると、データはコ
ンピュータからフレームストアに伝送されなければなら
ない。アンバッキングマルチプレクサ１５０（たとえは
形式７４１５３素子の４個）はインプット１６６でのコ
ンピュータからの１６ビットワードを２×８ビットにな
おし、上の８ビットを最初にするかまたは下の８ビット
を最初にするかＬのいずれかを行なう。アンバッキング
マルチプレクサ１５０の出力はマルチプレクサ１５４（
たとえば形式７４Ｓ１５７）を介して書込みアドレスカ
ウンタ１５３（たとえば形式７４１６１）からの書込み
アドレスを用いる２５６×８ビット（たとえば８個・の
形式７４Ｓ２０１）のメモリ１５１に供給される。書込
みアドレスカウンタ１５３はインプット１６７で、アッ
プ／ダウンカウンタ１５５（たとえば形式７４Ｓ１６９
）はインプット１６８でともに増分される。データは読
出しアドレスカウンタ１５７）（たとえば形式７４１６
１）の動作によつてデータはメモリ１５１から直接アウ
トプット１７３上に読出される。読出しアドレスカウン
タ１５７はライン１６９で増分し、アップ／ダウンカウ
ンタ１５５はライン１７０で減少する。アップ／ダウン
カウンタ１５５が、メモリがいつぱいになつていること
を検知するとそれ以上の書込みは許容されなくなる。逆
にアップ／ダウンカウンタ１５５がメモリが空であると
検知すれば読出すことはできない。コントロールロジッ
クブロック１５９はインプット１６０で入力要求を受け
る。これらはコンピュータからのデータを備えた検出パ
ルスとなる。インプット１６２での出力要求はコンピユ
ータストアシークエンサからくる。読出し方式において
、フレームストアからのデータは８ビットワード形式で
あつて、かつ該データはメモＩ川５１を通り、ラッチ１
６５（たとえば形式７４Ｓ１４５）によつてコンピュー
タに送られるべき１６ビット形式に書きかえられる。

このサイクルのための入力要求は、コンピユータストア
シークエンサから送られ、一方出力要求は検出パルスと
してコンピュータから受取られる。マルチプレクサ１５
４に対する読出し／書込み制御信号はライン１７２で受
入れる。

前記バッファの正逆ＦＩＦＯストアはコンピュータに配
列寸度記載装置をなすコンピュータアドレスブロック９
６で用いるものと同様である。カウンタは配列における
アドレスと画像点数を計数するために用いられる。該カ
ウンタは水平、垂直アドレス用のアップカウント（Ｕｐ
ｃＯｕｎｔ）と水平、垂直寸度用のダウンカウント（Ｄ
ＯｗｎｃＯｕｎｔ）を与える。コンピュータ２４として
、たとえばコンピュータオートメーション アルファＬ
５ｌ−２ ミニコンピュータ（ＣＯｍｐｕｔｅｒ・Ａｕ
ｔＯｍａｔｉＯｎＡｌｐｈａＬ５ｌ−２ｍｉｎｉｃ０ｍ
ｐｕｔｅｒ）などの形式のも．のが採用しうる。ミニコ
ンピュータのこの系列のものは、きわめて柔軟性に富み
、かつアセンブラ言語を用いて容易にプログラムしうる
。その中央処理装置（以下、要すればＣＰＯという）は
高い記憶効率をコンピュータにもたらしえ、かつＩ／．
′０構造が簡単であつてインターフェースを作ることが
たやすい。他の形式のミ゛ニコンピユータも用いうる。
データの伝送はリンク９３を介してなされる。標準１／
０母線伝送は画像面積と真の等数呼出し方式の動作に関
係する。さらにＩ／Ｏ部分４はビット選択、インターフ
ェースの形式、映像の新しいフレーム、どのフィールド
を用いるかなどを含めて装置の種々な他のモードを制御
するデータを通す。必要により周辺機器を設けてもよい
。周辺機器とはテープデッキ、ラインプリンタ、グラフ
プロッタ、タッチタブレット、いわゆるＶＤＵおよびテ
レタイプなどである。大きなコンピュータをミニコンピ
ュータを介してシステムに介在せしめることもできる。
システムの制御動作は遂行されるべき処理の形式と動作
の制限を定めるのに用いられる１６ビットワードにより
与えられる。それぞれ異なる処理がそれらの１６ビット
制御ワードの１つ以上を用いてなされる。それらの制フ
御動作を考える際には、システムは３つの部分に分けう
る。すなわち、（１）インプット側 （Ｉｉ）アウトプット側 （Ｉｉｉ）コンピュータインターフェースインプット側
とアウトプット側はディジタル化されたビデオデータに
対して異なる動作をなしうるように異なる方式に仕組ま
れる。

それらの制御動作は母線１１３を介してコンピュータか
らコントロールデータストアに送られ、かつ関連したブ
“ロックに供給することが要求されるまで蓄積しておく
。コントロールデータストアはインプット１２０，１２
１によつてインプットおよびアウトプット側への制御パ
ラメータ（情報）がフレーム間でのみ変化しうるように
制限する。コントロールデータストアはしたがつて制御
動作のパラメータを完全なフレームのために蓄積しうる
。インプット側ての処理のために、連続書込み発生器８
２は、入力ビデオデータの処理に関係のある制御動作を
伝送するという要求（入力更新）に応じてコントロール
データストアのインプット１２０に伝えられる書込みフ
レームレートクロックをフレームごとに一度発生する。
その入力更新要求に応答して、コントロールデータスト
ローブは、行なわれる処理の数に応じる数の制御動作を
出力する。制御動作は１６ビットワードとして伝送され
またそれにはアドレスと検出パルスが付加される。制御
動作のアドレスおよび検出パルスはコントロールデータ
通路１３８を経てストアアドレス９０とビデオインプッ
ト８３に伝えられる。検出パルスとアドレスとは、どの
カードがアドレスされかつそのアドレスされたカードが
通路から制御データを取りうるように定めるために、ス
トアアドレス９０によつて復号化される。復号化された
アドレスはさらにカードに処理のための適切な回路を示
し、また制御データはいかに処理すべきかを指示する。
システムのアウトプット側でのアウトプットデータの処
理はインプット側についてすでに述べたものときわめて
近似している。

通路への制御データの挿入は連続読出し発生器によつて
発生せしめられたインプット１２１での読出しフレーム
レートク的ンクパルスに起因するアウトプット更新要求
により起される。アウトプット制御動作はビデオアウト
プット８５とストアアドレス９０（ストアアドレスとは
インプットおよびアウトプット動作の両者に用いられる
ので分割機能を有する）に供給される。５２５ライン形
式のシステムについて説明したが６２５ラインに広げる
ことも可能である。コンピュータインタフェースの制御
はフレームを調べなければならないということによつて
抑制されることなく、動作は直ちに開始される。コンピ
ュータは、コンピュータへのまたはコンピュータからの
２方向の情報流れによつて、いつコンピュータ動作を変
えうるかを判別する。動作はコンピュータにより伝送さ
れる情報からコンピュータリンクによつて直接的に復号
化される。前記したごとく、制御動作（ワード）は１６
ビットワードである。

該ワードは３つの部分からなるとみなしうる。すなわち
（１）機器アドレス （Ｉｉ）動作コード （Ｉｉｉ）デ゛一タ である。

ワードの機器アドレスはワードがインプット、アウトプ
ット、インタフェースまたはフィードバック動作である
かどうかを指示する。

ワード内の動作コード部分は選択されるブロック（ビデ
オインプット、ビデオアウトプットまたはストアアドレ
ス）に対しどの処理がなされるべきかを指示する。ワー
ド内の８ビットデータ部分はいかなるそしてどのような
制限が行なわれるべき処理に対して加えられるかの実際
の指示を与える。特定のアウトプット制御動作の例を以
下に示す。

（ａ）カーソルまたはクロスワイヤ カーソルは２ライン巾の水平ラインと、２画像点巾の垂
直ラインとからなり、かつ基準点はその交叉点の共通部
分である。

カーソルはストア内の位置を指示するのに用いられると
ともにその制御はビデオアウトプット８５によりなされ
る。これは２つの制御ワードにより遂行される。１つは
スクリーンの左端から点がいかに離れているか（垂直カ
ーソル）を定め、他のワードは点がスクリーン下方に向
つていかなるライン数隔つているか（水平カーソル）を
示す。

ビデオアウトプット８５がワードを受けると、ラインを
交叉して画像点の数を計数するとともにラインを下方に
その数を計数する。

カウント数とワード内のデータとの間で一致するとカー
ソルを水平方向、垂直方向に出力する。カーソル出力は
下記のオーバレイ動作によつて制御される。カーソル出
力は黒であつても白であつてもよい。（ｂ）オーバレイ
オーバレイの動作はやはりビデオアウトプット８５によ
り実行される。

カードはオーバレイコードである特定のビットプレーン
のアウトプットを調べることを指示される。もし特定の
ビット出力がロジックＲＯＪであるならば、他の残余の
指示は無視される。一方ロジック０１ＪであるならばＤ
ＡＣに対する他の７ビットは全ロジックＲＯョ（黒）か
または全ロジックＲｌＪ（真白）に強制的に変化せしめ
られる。ロジックワードの他のビットは色を決定し、カ
ーソルは強制的にその色にせしめられる。（Ｃ）出力窓 オペレータは出力されるべきデータのある限定）された
部分のみすなわち窓のみを選択しうる。

出力窓は６ワードによつて定義されかつビデオアウトプ
ット８５内で処理される関数である。該出力窓はスクリ
ーンに斑点をおくか現野の周囲に縁を形成しうる長方形
部分である。この出力関数７の最初の４ワードは窓の上
左角の位置（このことは水平および垂直要素を必要とす
る）と長方形の水平、垂直巾の長さとを定める。（ｄ）
ビットシフト この指示を遂行するのに必要なすべてのデータフは１つ
のワードとしてビデオアウトプット８５に送られる。

フレームストアは特定の８ビットをＤＡＣに出力する。

この動作の目的はそのデータのどのビットがＤＡＣの最
上位のビット（以下要すればＭＳＢという）に供給され
るべきかを決定するにある。ワードはさらに選択された
ビットによる動作ののちにいかに多くの出力ビットがＤ
ＡＣに供給されるのかを定める。なお用いられないビッ
トは強制的にＯボルトとなる。この動作を用いて２（４
ビット解像）画像から８（１ビット解像）画像（それら
の画像は全体としていつも無関係である）を蓄積するこ
とが可能となる。（ｅ）ビデオ逆転 １ワードインプットからビデオアウトプット８５へと処
理される。

ビデオアウトプット８５はフレームストアから出力デー
タを受取り、単にロジックＲＯョをロジックＲＬにまた
はその逆に変化させる。これは黒を白として表示し、一
方白を黒にして表示するものであつてとくに赤外線応用
のはあいに有効である。（ｆ）フィールド選択 これは１つのコントロールワードを用いて、ストアアド
レス９０により遂行される。

該ワードは画像を形成するために１つだけのフィールド
を読出すか（もし、いずれかの１つが指定されたばあい
）、両方のフィールドを読出すか、またはいずれをも読
出さないかのいずれかをビデオアドレス９０に指示する
。もしたとえばワードによつてフィールド１が選択され
たときにはフレームは単にフィールド１のデータ（すな
わちフィールド１は２度繰り返される）によつて構成さ
れる。２つの連続したラインを有するので、同じ画像の
表示にあたつては垂直解像を２分割する。

ワードは、コンピュータが指示する読出すべきフィール
ドによ、り定まる１の状態に読出しアドレスのＭＳＢを
定める。両フィールドが選択されたとき（すなわち通常
モード）、ＭＳＢは通常２つの状態間て反転せしめられ
る。（ｇ）スクローリング オペレータは表示されるべき画像の基点を画像点のいか
なる番号の個所へもシフトしうる。

スクローリング動作はコントロールデータストアからの
２つの制御ワードを必要とする。１つは水平要素のため
のパラメータと垂直要素のための他のパ４ラメータとを
有し、ライン１３８を経てストアアドレス９０によつて
復号化される。

垂直要素は垂直ワードの２つの動作しない最下位のビッ
トにより分割せしめられることによつて粗になる。

そのことはもしスクローリングがラインの奇数番号によ
つて遂行されるとフィールド１の前にフィールド２を送
るという効果を有することに起因する。この効果を動的
画像て見ると、あたかも画像が２歩前進して一歩後退す
るかのごとくなる。なお垂直要素を２分割することによ
り奇数ラインを選択することはできない。アドレスの開
始のために用いられる２つのパラメータはアドレス９０
により受入れられる。

通常フアドレスは００（すなわち第２図て示す上左角）
で始まる。スクローリングのための限定された画像部分
は上左方へと移動し、この部分の外側の残余の画像はそ
の直ぐ周囲に配置される。出力スクロール動作は表示さ
れた画像のカーソル位置には影７響を及ぼさない。アウ
トプット動作に類似したインプット制御動作は以下のよ
うに遂行される。

（ａ）入力窓 制御はビデオインプットユニット８３でなされ”る。

（ｂ）フィールド選択 ビデオインプットユニット８３でなされる。

もし画像を固定しておくことが要求されるならばワード
はいずれのフィールドをも選択することなくしかもスト
アにデータが入ることを防止する。ストア内のデータの
変更を防止しているときには、読出しアドレスは各フレ
ームインタバル間ごとに回復サイクルを供給する。（ｃ
）ビットシフト ビデオインプットユニットでなされる。

インプットビットシフトの動作は前記ＡＤＣ（７）ＭＳ
Ｂを制御ワード内の特定化された場所番号によつてスト
ア位置を桁下げることにより行なわれる。用いられない
ストアのビットは０として書込まれ、ＡＤＣからの用い
られるないビットは失なわれる。

そのことはアウトプット解像に効果的な変更をもたらす
。もしＡＤＣの出力が４つの場所によりシフトされると
、そのことは１つの４ビット解像画像を与えるとともに
用いられるストアに対して２つの完全に独立した４ビッ
ト画像を蓄積することを許容することになる。ビットシ
フト動作は通常ＡＤＣ防護動作のビットシフトに結びつ
けられる。

（ｄ）ＡＤＣ防護 そのワード用のパラメータは１つのワードとしてストア
アドレス９０にコントロールデータ通路を経て供給され
る。

該ワードに含まれるデータはストア内のどのビット位置
が書込まれるかを制御する。このことはフレームストア
の選択されたＭＯＳＲ．ＡＭに与えられるチップセレク
ト信号を無能化ストアに書込みサイクル期間内に挿入す
ることにより効果的になしうる。

前記した種々のインプット制御動作はビデオインプット
ユニット８３によりなされる。

該インプットユニット８３はＡＤＣからデータを受取り
かつマルチプレクサ（たとえば形式７４Ｌ，Ｓ１５３）
を介して、他のラッチにデータを通過させる。該他のラ
ッチは８ビットのデータを保持し他のマルチプレクサを
介してフレームストアにデータを出力する。コントロー
ルデータストア９４から挿入されるデータはビデオイン
プットカード内の種々のストア、たとえばシフトコード
ストア、窓ストア、窓アドレスストアなどに保持される
。それらのストアは単に一連のデータラッチ（たとえば
７旺Ｓｌ７Ｏまたは７孔Ｓｌ７５）からなる。

挿入されるコンピュータアドレスコントロールデータは
デコーダで復号されるとともに前記種々なストアに通過
せしめられるのである。組合されたラインカウンタと画
像点カウンタたとえば７４ＬＳ１９１／７４Ｓ１６３が
設けられる。前記した種々なアウトプットコントロール
動作はビデオアウトプットユニット８５により遂行され
る。

該ユニット８５はラッチ（フレームストアからデータを
受取る）およびビットシフトと、窓および窓カウンタと
アドレスデコーダと合体した制御データ用の窓アドレス
ストア（すなわちラッチ）とを有するので、ビデオイン
プットユニット８３と近似したものであるといいうる。
さらに、クロスワイヤアドレスストアとクロスワイヤカ
ウンタが設けられている。ビデオ逆転ストアとオーバレ
イストアもさらに設けられている。つぎにコンピュータ
インターフェース動作について説明する。

コンピュータインタフェース動作はインプットおよびア
ウトプットコントロール動作に同様に影響を及ぼす。

それらは２方向データラインに沿つていずれの通路をデ
ータが通るかを支配することフにより制御する。

ソフトウェアは内部で発生するどの信号が、タイミング
リフアレンスとしてコンピュータにより用いられる割込
み信号として用いられるべきかも決定する。インタフェ
ースワードは１つの１６ビットワードであつてコントロ
ールワードに類似（すなわち９ビットのデータ、５ビッ
トのアドレスおよび１ビット制御）している。該制御ビ
ットはコンピュータリングで復号化されさらにどの割込
み（すなわち割込み１か２か）を選択すべきかを決定す
る。３つの以下に記載するインタフェース動作がある。

すなわち（１）処理の間タイミング信号を発生する割込
み（１および２）、（Ｉｉ）全体としてまたは２半分と
してストアのアドレスを選択するフィールド／フレーム
モード、（１ｉｉ）２方向データラインに沿つての流れ
方向を制御する読出し／書き込みマルチブルインプット
について述べると、マルチブルインプットボートを設け
ることにより非同期式ビデオ源は１つの共通した同期表
示を分配する。

部分的着色について述べると、標準の８ビットシステム
はビデオワード内のいくつかの８ビットを発色のために
割当てることによつてＲＧＢカラーを作るようになしう
る。

たとえばワードは５ビットを発光用として、３ビットを
発色用として用いるように分割でき、その結果各画像点
について８色の選択の機会を与えることになる。付加機
能を追加することによりコンピュータは８つの異なる色
の選択の際、フレームベースごとにその選択を変えるこ
とができる。このように完全な１色あい三角形ョが単な
る８ビットシステムを用いてプログラムによつて使用さ
れうるのである。完全カラーについて述べると、システ
ムは他の２つのフレームを付加することによつて完全Ｒ
ＧＢカラーを作りうるように拡張しうる。

カラー画像はフレームシークエンシヤルベース上でシス
テム内に挿入するかまたは３つのインプットビデオボー
ト１２を設けてもよい。モノクロシステムで用いたすべ
ての装置力幼ラー化のために拡張しうる。以上に詳述し
たごとく、本発明のシステムは、リアルタイムでビデオ
のフレームが把えられ、表示され、コンピュータにイン
タフェースされるために、オペレータが装置と交互作用
しつつ画像の電子的創成と処理とが可能な、優れたテレ
ビジョンシステムを提供しうるのである。

システムでの位置的および灰色レベル上の解像度も画質
の劣化もなく従来のテレビジョンとほぼ同程度である。
さらにオペレータは把えられたフレームを、フリッカー
のないテレビジョンスクリーン上で結果を観察しつつ単
にコンピュータプログラムを変更するだけで、自由に種
々な方法で自由に処理しうる。さらにハードウェアによ
るソフトウェアの変更も可能である。

【図面の簡単な説明】

第１図は本発明のシステムの一実施例を示す概略ブロッ
クダイヤグラム、第２図はコンピュータによる記憶され
たフレームからの呼出し状態を示す説明図、第３ａ図お
よび第３ｂ図は第１図のシステムを構成する要素を示す
詳細図、第４図は第３図の記憶および記憶制御用の装置
を示す説明図、第５図は第３図のコンピユータバツクア
の配列を示す説明図である。 図面の主要符号、２４・・・コンピュータ、８１・・・
アナログ−ディジタル変換手段、８２・・・連続書込み
発生器、８７・・・連続読出し発生器、９０・・・スト
アアドレス手段、９２・・・フレームストア、９４・・
・コントロールデータストア手段、９５・・・コンピュ
ータバッファ手段、９６・・・コンピュータアドレス手
段、９７・・・コンピユータシークエンス手段。

Claims (1)

1. 【特許請求の範囲】 １ ビデオ信号を受取りかつ該信号をディジタル方式に
   変換しうるアナログ−ディジタル変換手段と、変換され
   たビデオデータを受取りかつ蓄積するディジタル方式フ
   レームストアと、該ディジタル方式フレームストアにデ
   ータを書込みかつ読出すために該ディジタル方式フレー
   ムストア内の位置をアドレスするストアアドレス手段と
   、前記フレームストアから読出されたデータを受取りか
   つ該データをアナログ方式に変換するディジタル−アナ
   ログ変換手段とを有し、前記アナログ−ディジタル変換
   手段、ディジタル−アナログ変換手段、フレームストア
   手段およびアドレス手段のうち少なくとも１つが前記フ
   レームストアへの書込みおよびフレームストアからの読
   出しが選択されたビデオ効果を作り出すべく処理される
   ように制御可能な制御可能手段として構成されたビデオ
   処理システムであつて、前記制御可能手段に所望の制御
   を行なわせるための制御データ信号を発生しうるコンピ
   ュータ手段が設けられており、該コンピュータ手段が前
   記制御データ信号を制御可能手段の第２のデータレート
   と異なる第１のデータレートで発生しており、ディジタ
   ルビデオ信号がフレームストアに書込まれおよびフレー
   ムストアから読み出されている間に前記制御データ信号
   を前記第１のデータレートで受け取ると共に、前記ディ
   ジタル信号が前記フレームストアに書き込まれずおよび
   フレームストアから読み出されない空白期間に前記制御
   データ信号を前記制御可能手段に第２のデータレートで
   供給するための手段が設けられてなるビデオ処理システ
   ム。 ２ 前記ストアアドレス手段９０が、ストアアドレス手
   段によつて指定された位置において該フレームストアへ
   のデータの書込みおよび読出しを制御するコントロール
   手段と、前記ストアアドレス手段を順次動作せしめるた
   めの−読出し−書込みシークエンス発生器￥８２、８７
   ￥とを有することを特徴とする特許請求の範囲第１項記
   載のビデオ処理システム。 ３ 前記コンピュータ手段が、 アドレス位置情報を発生するための手段￥９３￥と、該
   アドレス位置情報を受取りかつ前記ストアアドレス手段
   に所要のアドレスを供給するためのコンピュータアドレ
   ス手段￥９６￥と、前記コンピュータ手段から読出され
   たデータまたは前記制御可能手段に書込まれるべきデー
   タを受取るためのコンピュータバッファ手段￥９５￥と
   、前記空白期間でのみ該コンピュータバッファ手段に含
   まれるデータが前記フレームストアから読出されまたは
   該フレームストアに書込まれることを保証しうるように
   前記コンピュータアドレス手段￥９６￥と前記コンピュ
   ータバッファ手段￥９５￥とにタイミング信号を供給す
   るコンピユータシークエンス手段￥９７￥とからなるこ
   とを特徴とする特許請求の範囲第２項記載のビデオ処理
   システム。 ４ 前記コンピュータバッファ手段が読出し書込みシー
   クエンス発生器から読出しおよび書込みイネーブル信号
   を受取ることを特徴とする特許請求の範囲第３項記載の
   ビデオ処理システム。 ５ 前記アナログ−ディジタル変換手段￥８１￥とフレ
   ームストア￥９２￥とがその間に、アナログ−ディジタ
   ル変換手段からフレームストアに書込まれるデータ量を
   制御しうるビデオインプットプロセッサ￥８３￥を有す
   ることを特徴とする特許請求の範囲第３項記載のビデオ
   処理システム。 ６ 前記フレームストア￥９２￥とディジタル−アナロ
   グ変換手段￥９６￥とがその間にフレームストアデータ
   からのディジタル−アナログ変換手段により変換される
   データ量を制御するためのビデオアウトプット手段￥８
   ５￥を有することを特徴とする特許請求の範囲第４項記
   載のビデオ処理システム。 ７ 前記コンピュータ手段が、前記制御可能手段に供給
   する前の前記コンピュータ手段からの制御信号を受取り
   かつ記憶しうるコントロールデータストア手段￥９４￥
   を有することを特徴とする特許請求の範囲第１項記載の
   ビデオ処理システム。 ８ 前記コントロールデータストア手段￥９４￥内の制
   御信号が書込みシークエンス発生器￥８７￥によつてフ
   レームごとに供給されるインプット更新信号に応じて前
   記ビデオインプットプロセッサ￥９３￥に伝送されると
   ともに、該制御信号が読出しシークエンス発生器￥８７
   ￥によつてフレームごとに供給されるアウトプット更新
   信号に応じてビデオアウトプット手段￥８５￥に伝送さ
   れることを特徴とする特許請求の範囲第７項記載のビデ
   オ処理システム。 ９ 前記ストアアドレス手段￥９６￥がフレームストア
   のアドレスを制御しうるようコントロールデータストア
   手段￥９４￥から制御データを受取ることを特徴とする
   特許請求の範囲第７項記載のビデオ処理システム。 １０ 前記ビデオアウトプット手段￥８５￥が前記フレ
   ームストアから読出されたデータを変更しうるようにコ
   ントロールデータストア手段￥９４￥からの制御データ
   を受取るごとく構成されたことを特徴とする特許請求の
   範囲第７項記載のビデオ処理システム。