JPS6055858B2 - インタ−フエ−ス回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、キーボードとデータ処理装置との間の両方
向通信を制御するインターフェース回路に係り、特にイ
ンターフェース回路とキーボードとの間に２本のワイヤ
ーを使用するのみでかかる通１信を可能にする自己ベー
ス・インターフェース回路に関する。

従来、キーボード・エントリー制御回路すなわちインタ
ーフェース回路が知られているが、これらは非常に複雑
であり、キーボードとインターフェース回路の間に２本
より多くのワイヤーを必要とする。

すなわち、クロック及びデータ信号を担持する２本のワ
イヤーに加えて、キーボード及び中央処理装置の状況を
示す状況線を必要とする。従来のキーボード・エントリ
ー制御回路及びインターフェース回路は米国特許第３５
０１４７９号、第３５３３０７８号、第４０３８６４０
号、第４０４４３９８号、第４１２６８９８号及び第４
１７０７６８号に開示されている。本発明の目的は、従
来のように複雑なキーボード・インターフェース回路を
設ける必要をなくし、インターフェース回路とキーボー
ドとの間に２本のワイヤーのみを設ければよくすること
にある。本発明の特徴は次の通りである。

１キーボード・データ速度及びクロック動作が特定のク
ロック周波数、拘束されることなく、任意の速度でデー
タを送ることができる。

２必要とされる唯一の時間関係はキーボード・クロック
の立上り縁部に関連して必要とされる準備及び保持時間
である。

このような関係はマイクロコードで容易に実施できる。
３データ処理システムの中央処理装置 （ＣＰＵ）とキーボードとの間の両方向通信をサポート
できる。

４完全初期接続及ひ同期動作。

５従来のインターフェース回路に比較して構成要素数が
少ない。

キーボードとインターフェース回路とを接続する２本の
線に２つの電圧レベルのうちの一方又は他方が存在する
と、キーボード・データの伝送及びキーボードのリセッ
トを制御する動作が行なわれる。

ζ以
下、添付図面を参照して本発明の実施例について説明す
る。第１図はいわゆるパーソナル●コンピュータのよう
なデータ・プロセッサすなわち小型コンピュータを示す
ブロック図である。

この図において、ｚアドレス、データ及び制御線を含む
３状態システム母線１０は、コンピュータの基本構成要
素間においてアドレス、データ及び制御信号の必要な転
送を行なうために上記基本構成要素を相互接続する。基
本構成要素には、例えば、中央処理装置（ＣＰＵ）１２
、例えば？×８の動的ランダム・アクセス・メモリ（Ｒ
ＡＭ）１牡複数チャネル・プログラマブル直接メモリ●
アクセス（ＤＭＡ）制御装置１６、割込制御装置１８、
読取専用記憶装置（ＲＯＳ）２０、ＤＩ／ＤＯ２２、表
示装置アダプタ２４、ディスク・アダプタ２６及びキー
ボード・インターフェース回路２８が含まれる。陰極線
管表示装置３０はケーブル３２を介して表示装置アダプ
タ２４に接続される。一対のデイスケツト駆動装置３４
及び３６はケーブル３８によつてディスク・アダプタ２
６に接続される。キーボード４０はケーブル４２によつ
てキーボード・インターフェース２８に接続される。Ｃ
ＰＵｌ２は、例えばカリフォルニア州サンタクララのＩ
ｎｔｅｌＣＯｒｐＯｒａｔｉＯｎから発行されている６
６Ｔｈｅ８０８６Ｆａｍｉ１ｙＵｓｅｒ′ＳＭａｎｕａ
ｌＯｃｔＯｂｅｒｌ９７９゛に完全に開示されているＩ
ｎｔｅＩｍｉｃｒＯｐｒＯｃｅｓｓＯｒ８Ｏ８８により
構成される。

ＤＭＡ制御御装置は、例えば、これも上記１ｎｔｅ１Ｃ
０ｒｐ０ｒａｔｉ０ｎの刊行物に完全に開示されている
ＩｎｔｅＩ８２３塙性能プログラマブルＤＭＡ制御装置
により構成される。ＲＡＭｌ４は例えばＴＩ４ｌｌ６の
ような一般的な動的メモリにより構成される。割込制御
装置１８は、例えばＩｎｔｅｌ８２５９チップによつて
構成される。ＲＯＳ２Ｏは、例えばＭＯｓｔｅｋのＭＫ
３６ＯＯのような一般的な読取専用装置によつて構成さ
れる。ＤＩ／ＤＯ２２は例えは■Ｎｔｅｌ８２５５Ａ汎
用プログラマブル周辺インターフェース●チップのよう
なディジタル入力／ディジタル出力インターフェースに
より構成される。キーボード・インターフェース回路２
８の具体例すなわち本発明の実施例が第２図に示されて
いる。

キーボード４０は種々のキー位置て特定される８個の直
列データ・ビットからなる走査コードを送出するプログ
ラマブル自己走査直列化キーボードである。

走査コードはスタート・ビットを含み、各直列走査コー
ドはスタート・ビットが先頭にくる９ビット・フレーム
中に含まれる、キーボード４０は例えば容量性マトリク
ス型とすることができ、また８個のキー位置を有するこ
とができる。キーボード４０は、例えばＩｎｔｅｌ８Ｏ
４８のようなそれ自身のマイクロプロセッサを含み、ク
ロンク出力線０、クロック感知線ＳＣ、データ出力線０
Ｄ１データ感知線ＳＤを有する。さらに各キーはメーク
／ブレーク及び連続動作を行なうことができる。キーボ
ードは、キーボード・インターフェース回路２８のため
のプロトコルをサポートする自己走査ロジック及びイン
ターフェース制御装置を含む。キーボード４０自体は本
発明の一部をなすものでないのでここでは詳細に説明し
ない。

キーボードの構成及び回路は、米国特許第３７８６４９
７号、第３９２１１６７号及び第４１１８６１１号を参
照されたい。一般に、キーボード・インターフェース回
路２８は、自己歩進すなわちそれ自身のクロックに基づ
いて動作する。換言すると、キーボード・インターフェ
ース回路２８はコンピュータすなわちデータ処理装置の
他のあらゆるクロック速度と完全に独立にキーボード●
クロック及びデータを発生する。システム母線がパワー
●アップに応じてキーボードにリセット指令を送るか又
はインターフェース回路が前の走査コード・フレームを
処理しなかつたとき、キーボードはその制御ロジックが
データを伝送するのを禁止される。完全な走査コード●
フレームがインターフェース回路中に記憶されていれば
、ラッチが割込制御装置を介してＣＰＵに割込要求信号
１Ｒを送出する。割込要求が認められデータがＣＰＵに
転送されるとき、ラッチはクリアすなわちリセットされ
、別の走査コードがインターフェース回路に伝送可能な
ことをデータ線を介してキーボードに知らせる。データ
伝送、クロック動作及び状況惑知のすべてを行なうため
にインターフェース回路とキーボードとを接続するケー
ブルには２本の線しか必要でない。次に、第２図を参照
してより詳細に説明する。クロック感知線５０は接続点
５４においてキーボード・クロック出力線５２に接続さ
れ、オープン●コレクタ●ゲート（例えばＴｅｘａｓＩ
ｎｓｔｒｕｍｅｎｔｓ社発行の″ＴｈｅＴＴＬＤａｔａ
ＢＯＯｋ８第２版、１９７師に示されているＳＮ７４Ｏ
７）は、一端がキーボード制御ロジックに接続されたク
ロック出力線５１の他端と接続点５４との間に接続され
ている。

更に、キーボード・データ感知線５７は接続点６０にお
いてデータ出力線５８に接続され、別のオープン・コレ
クタ（０Ｃ）ゲート６１は、一端がキーボード制御ロジ
ックに接続されたデータ出力線５９の他端と接続点６０
との間に接続されている。クロック線５２及びデータ線
５８のみを含むケーブル４２はキーボード４０をキーボ
ード・インターフェース回路２８に接続する。インター
フェース回路２８は、それ自身、４本のワイヤー、すな
わちキーボード・クロック及びデータ線、並びに＋５ボ
ルト（＋５Ｖ）及び接地（ＧＮＤ）すなわち零ボルト線
を必要とするのみである。インターフェース回路２８は
、キーボード４０からデータ線５８を介して直列走査コ
ード・フレームを受ける直列入力端子６６及びクロック
端子６４を有する直列一並列シフトレジスタ（例えば７
駐Ｓ２９９）エンコーダ６２を含む、エンコーダ６２は
、９個の段と、これに対応する８本のデータ出力線Ａ，
Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ及びスタート線ｈ″を有す
る。

段ｈ″は最上位段であり、段Ａは最下位段てある。最上
位段出力線ｈ″はＤ型縁部トリガ・ラッチ６８のＤ入力
端子に接続されている。クロック線５２はラッチ６８の
クロック端子ＣＬＫに接続されている。ラッチ６８のＱ
すなわちセット出力端子はシステム母線１０に接続され
、割込制御装置１８を介してＣＰＵｌ２に割込要求信号
１Ｒを送出する。ラッチ６８のＱすなわちリセット出力
線は別のオープン・コレクタ・ゲート（０Ｃ）ゲート７
０を介してキーボード・データ線５８に接続されている
。ラッチ６８のクリアすなわちリセット端子もまたシス
テム母線１０に接続され、割込要求が認められ且つエン
コーダ６２から８個の並列データ・ビットがＤＩ／ＤＯ
２２を介してＣＰＵのレジスタに伝送されるとＣＰＵか
らクリアすなわちリセット信号を受ける。０ゲート５６
，６１及び７０は、閉成されたときに、それらの出力が
接続されている線を接地電位すなわち零電圧にするよう
に機能的に切換えられる。

換言すると、ゲート入力が゜゜１゛すなわち高レベルだ
と、ゲート出力は“゜１゛すなわち高レベル（５Ｖ）で
ある。次に、キーボード・インターフェース回路２８の
動作すなわちプロトコルについて第２図及び第３図を参
照して説明する。

まず、クロック線５２及びデータ線５８に＋５ボルトが
印加されているものとする。線に＋５ボルトの電圧が加
えられていることを線が高レベル状態にあるというもの
とし、線の雷圧が０ボルトすなわち接地電位のとき線が
低レベル状態にあるというものとする。キーボード４０
のキーが押されると、クロック出力信号（１）及びデー
タ出力信号０Ｄが発生される。当初、キーボードはその
クロック出力信号を“゜１゛にセットする。しかる後に
、キーボードはクロック線５２が高レベル状態か低いレ
ベル状態かを感知するためにクロック感知線５０を介し
てクロック線５２の状態を感知する。クロック線５２が
低レベル状態であればシステムはＤＩ／ＤＯ２２からリ
セット線７２に接地信号ＲＳＴ（プログラム可能）を与
えることによリセットを実行するようにキーボード４０
を要求する。この状態はパワー●アップに応じて生じ、
キーボードにそのすべての回路をリセットさせる。しか
し、キーボード４０はクロック線５２の高レベル状態を
感知すると、データ線５８を高レベル状態にしようとす
る。キーボード４０は、データ感知線５７を介してデー
タ線５８の状態を試験すなわち感知する。

データ線５８が低レベル状態にあると、コンピュータす
なわちデータ処理装置はインターフェース回路２８に送
出された前の走査コードを処理せず、ラッチ６８のＱ出
力は依然として低レベルすなわち“０゛である。したが
つてキーボード４０は抑一制されデータ線５８が゜゜１
゛すなわち高レベルになるのを待つ。データ線５８が高
レベルになると、キーボード４０は該キーボードの特定
のキーを示す走査コードを示す８個の直列データ・ビッ
ト及びその前に位置するスタート・ビットから成；る９
ビット・フレームを線５８を介して送出する。第３図に
示されているように、スタート及び８個のデータ・ビッ
トはキーボード・クロック出力０の制御の下に９段エン
コーダ６２にシフトさ；れる。

（第３図中、ＳＢはスタート・ビットを示す。）クロッ
ク出力０Ｃは周期的である必要はなく、データ・ビット
はクロック出力０Ｃに追従する。したがつて、インター
フェース回路２８はシステム中のいかなるクロック周波
数にも拘束され一，ず、キーボード４０によつて動作の
ベースが決められる。データ線５８を介して走査コード
・フレームを伝送する間、インターフェース回路２８は
キーボード４０の制御の下に動作し、ラッチ６８はクリ
アすなわちリセット状態にあつてＱ出力が高レベルであ
り、データ線５８も高レベルである。走査コード●フレ
ームの９ビットすべてがエンコーダ６２中にシフトされ
てしまうと、最上位段・のスタート●ビットがクロック
出力０Ｃによつて刻時されてラッチ６８のＤ入力に与え
られる。

これによりラッチ６８がセットされ、Ｑ出力が高レベル
となつてシステム母線に割込要求信号１Ｒが送られ、Ｑ
出力が低レベルとなり、従つてデータ線５８が接地電位
となる。キーボード４０はデータ感知線５７によつてデ
ータ線５８の低レベル状態を感知するので、さらにデー
タを伝送することが禁止される。しかし、割込要求が認
められ、エンコーダ６２からＤｌ／ＤＯ２２を介してシ
ステム母線１０に並列に８個のデータ・ビットが伝送さ
れた後、ＣＰＵからラッチ６８のクリア端子ＣＬＲにク
リア信号が印加され、ラッチ６８がクリアすなわちリセ
ットされ、Ｑ出力が高レベルとなり、データ線５８が高
レベル状態に復帰することが可能となる。この高レベル
状態はキーボード惑知データ線５７によつて惑知され、
次の走査コード・フレームがインターフェース回路２８
に伝送されることが可能となる。

【図面の簡単な説明】

第１図は本発明によるインターフェース回路が組込まれ
たデータ処理装置の一例を示すブロック図、第２図は本
発明によるインターフェース回路の具体例を示す論理ブ
ロック図、第３図は第２図に示されたインターフェース
回路の動作のタイミング図である。 １０・・・・・・システム母線、２８・・・・・・キー
ボード・インターフェース回路、４０・・・・・・キー
ボード、５２・・・・・・クロック線、５８・・・・・
・データ線、６２・・・・・・エンコーダ、６８・・・
・・・ラッチ。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置、記憶装置及び自己走査直列キーボー
   ドの間でアドレス、データ及び制御信号を転送するシス
   テム母線を含み、前記キーボードが、キーボード・クロ
   ック出力信号を伝送するクロック線と、キー位置を示す
   所定数の直列データ・ビットが次に続くスタート・ビッ
   トが先頭位置にくるフレーム中で直列走査出力コードを
   伝送するデータ線とを有するデータ処理装置において、
   前記母線と前記キーボードとの間において両方向通信を
   行なうインターフェース回路であつて、前記キーボード
   のクロック線に接続されたクロック端子と、前記キーボ
   ードのデータ線に接続された直列データ入力端子と、前
   記母線に接続される前記直列データ・ビットの数と等し
   い数の並列出力データ線と、前記フレーム中のビットの
   数と同じ数の段と、最上位段に接続された制御線とを有
   し、前記クロック信号の制御の下に前記スタート・ビッ
   ト及び前記所定数の直列データ・ビットを並列に記憶し
   たときに前記制御線に制御信号を発生する直列−並列シ
   フトレジスタ・エンコーダと、前記母線に中央処理装置
   割込信号を印加し且つ前記キーボードによるデータ・ビ
   ットの伝送が更に行なわれるのを禁止する抑制信号を前
   記データ線に印加するために前記キーボード・クロック
   出力信号及び前記制御信号に応答し、前記データ・ビッ
   トが前記エンコーダから前記母線に転送されたときに、
   前記キーボードから前記エンコーダに別の走査コード・
   フレームの伝送を可能にするために前記データ線から前
   記抑制信号を除去するように前記中央処理装置からのク
   リア信号に応答する制御回路と、を具備するインターフ
   ェース回路。