JPS6055917B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は高速なスタティックメモリに関するものであ
る。

従来のスタティックメモリ装置の一例を第１図に示す
。

メモリセルがｍ行ｎ列配置され、行方向にｍ個のビット
線対（ＢＬｉ、ＢＬｉ；ｉ＝１、・・・・・・ｍ）列方
向にｎ個のワード線（ＷＬｋ；に＝１、・・・・・・ｎ
）を配置している。ビット線はマルチプレクサを介して
１個のデータ線対（ＤＬ、ＤＬ）に接続され、データ線
に出力回路の入力端子が接続されている。またメモリセ
ルは第２図に示すようにＱ１〜Ｑ，の４個のトランジス
タと２個の負荷素子１で構成される。

メモリセルの信号は、ビット線、マルチプレクサを介し
てデータ線に読出される。従来の非同期系スタティック
メモリでは、常にある番地のメモリセルが選択されてい
るため、データ線にはそのメモリセルの信号が読出され
たままの状態になつている。

このため、新しい読出しサイクルになつて他の番地のメ
モリセルが選択された時、データ線には１サイクル前の
信号が残つた状態になつており、新しい信号を読出すた
めには、その残つている信号を打消す必要がある。

その残つている信号を打消すための動作時間が、スタテ
ィックメモリの読出し動作を遅くする大きな原因となつ
ていた。本発明はｌ（≧２）個のデータ線対を設けて１
サイクルごとにデータ線を切換えて読出し動作させるこ
とを特徴とし、その目的はデータ線に残つている１サイ
クル前の信号を読出し動作前に打消して高速化し、また
従来のスタティックメモリでは、導入が困難であつたフ
リップフロップ回路を用いたセンスアンプを使用して高
速化することにある。第３図は本発明の第１の実施例で
あり、メモリセルをｍ行ｎ列配置し、行方向にｍ個のビ
ット線対（ＢＬｉ，ＢＬｉ；ｉ＝１，・・・・・・ｍ）
、列方向にｎ個のワード線（Ｗｋ；ｋ＝１，・・・・・
・ｎ）を配置したメモリ装置において、ｌ（≧２）個の
データ線対（ＤＬｋ，ＤＬｋ；ｋ＝１，・・・・・・Ｌ
）と、ｍ行×１列に配置したマルチプレクサ（ＭＵＸｉ
ｊ；ｉ＝１，・・・・・・Ｍ，ｊ＝１，・・・・・・ｎ
）を設け、各ビット線対（ＢＬｉ，ＢＬｉ；ｉ＝１，・
・・・・・ｍ）をそれぞれ１個のマルチプレクサ（ＭＵ
Ｘｉｌ，・・・・・・，ＭＵＸｉｌ；ｉ＝１，・・・・
・・ｍ）の入力端子対に接続し、各データ線．対（ＤＬ
ｊ，ＤＬｊ；ｊ＝１，・・・・・・ｌ）をそれぞれｍ個
のマルチプレクサ（ＭＵＸｌｊ，・・・・・・ＭＵＸｍ
ｊ；ｊ＝１，・・・・・・１）の出力端子対に接続し、
各データ線対にプリチャージ回路（Ｐｊ；ｊ＝１，・・
・・・・ｌ）を設け、Ｉ個のデータ線対と出力回路の間
に接続部３を設けている。

マルチプレクサとしては、第４図ａに示すトランスファ
ゲートを使つたものや第４図ｂに示す差動増幅回路を使
つたものが使用できる。

プリチャージ回路としては、第５図ａに示すＮＭＯＳを
使つた回路や第５図ｂに示すＰＭＯＳを使つた回路が使
用できる。制御信号としてはデータ線選択信号（Ｆｊ；
ｊ＝１，・・・・・・１）とプリチャージ動作信号（Ｇ
ｊ：ｊ＝１，・・・・・・ｌ）とコラム選択信号（Ｃｉ
；ｉ＝１，・・・・・・ｍ）を使用し、Ｇｊが“Ｈｉｇ
ｈ゛の時プリチャージ回路が動作し、Ｃｉが６′Ｈｉｇ
ｈ５５でかつＦｊが６６Ｈｉｇｈ５５のとき、マルチプ
レクサＭＵＸｉｊによ１つてビット線対ＢＬｉ，ＢＬ．
ｉとデータ線対ＤＬｊ，ＤＬｊが電気的に接続される。

読出し動作の説明をデータ線対ＤＬｋ，ＤＬｋを使つて
読出し動作する場合いついて行う。

この場合、１サイクル前にはデータ線対ＤＬｊ″，酊了
が使われていたとする。新しい読出しサイクルでは、読
出しを行うメモリセルに対応するコラム選択信号Ｃｉを
“゜Ｈｉｇｈ−１サイクル前で使つていないデータ線選
択信号Ｆｊ（ｊ＝ｊ″）を゜“Ｈｉｇｈ゛にして、１サ
イクル前で使用したデータ線対ＤＬｊ″，”■了以外の
データ線対ＤＬｊ，可コにメモリセルの信号を取出す。
この時、プリチャージ動作信号Ｇｊ″を“６Ｈｉｇｈ゛
にすることにより、１サイクル前に使つていたデータ線
ＤＬｊ″，■了に残つている信号を打消す。そしてデー
タ線対ＤＬｊ，ＤＬｊに取出した信号を接続部を介して
出力回路に入力する。このように１サイクルごとに順次
データ線対を切換えて読出し動作を行うことにより、デ
ータ線対に残つている信号を読出し動作前に打消すこと
ができ、データ線の信号反転時間が短縮できる。

第６図は本発明の第２の実施例てあり、第１の実施例の
接続部を制御信号ＨＪて駆動されるフリップフロップ回
路を用いた１個のセンスアンプ（ＳＡｊ；ｊ＝１，・・
・・・・ｌ）と切換回路４を使つて構成し、１個のデー
タ線対をそれぞれ１個のセンスアンプの入力端子対に接
続し、１個のセンスアンプの出力端子対をそれぞれ切換
回路の１個の入力端子対に接続し、切換回路″４の出力
端子対を出力回路の入力端子対に接続したものである。
センスアンプとしては第７図ａに示むＭＧで構成した回
路や第７図ｂに示すＮＭＯＳとＰＭＯＳで構成した回路
等を用いることができる。従来のスタティックメモリで
はフリップフロップ回路をセンスアンプに使用できない
が、本発明では読出し動作前にデータ線を平衡状態にで
きるので使用可能となる。

切換回路としては、第８図に示すようにトランスファゲ
ートで構成し、制御信号Ｓｊを′６Ｈｉｇｈ３２にする
ことによりセンスアンプＳＡ］の出力端子と出力回路の
入力端子に電気的に接続するものが使える。この第２の
実施例において、データ線を順次切換える動作は第１の
実施例と同じであり、異なる点は、使用しているデータ
線に信号が現われてから、そのデータ線に接続している
センスアンプを駆動し、切換回路によりそのセンスアン
プの出力端子を出力回路の入力端子に電気的に接続する
ことである。また、この第２の実施例は、第１の実施例
と同じ効果があり、さらにフリップフロップ回路を用い
たセンスアンプを設けたことにより、データ線に現われ
る微小信号を高速に増幅できる効果がある。

この構成により、出力回路に対する駆動力を増すことが
できるのでデータ線、出力回路の動作時間を短縮でき、
またマルチプレクサを介して電気的に接続しているビッ
ト線の信号振幅を小さくてきるので、ビット線の信号反
転時間も短縮できる。第９図は本発明の第３の実施例で
あり、第１の実施例の接続部を制御信号Ｅｊて制御され
る１個のトランスファゲートと制御信号Ｈｊで駆動され
るフリップフロップ回路を用いた１個のセンスアンプと
切換回路４を使用して構成し、１個のデータ線対をそれ
ぞれ１個のトランスファゲートの入力端子対に接続し、
１個のトランスファゲートの出力端子対をそれぞれ１個
のセンスアンプの入力端子対に接続し、１個のセンスア
ンプの出力端子対をそれぞれ切換回路の１個の入力端子
対に接続し、切換回路て１個のセンスアンプの出力端子
対を出力回路の入力端子対に電気的に接続したものであ
る。

トランスファゲートとしては第１０図ａに示すトランジ
スタ１個を基本ゲートとした回路や第１０図ｂに示すＮ
ＭＯＳ，ｐＭＯＳｌ組を基本ゲートとしたもの等が使え
る。データ線を順次切換える動作は第１の実施例と同じ
であり、異なる点は、使用しているデータ線対の信号が
トランスファゲートを介してセンスアンプの入力端子対
に現われてから、データ線対とセンスアンプを電気的に
切離し、その後センスアンプを駆動し、切換回路により
そのセンスアンプの出力端子対を出力回路の入力端子対
に電気的に接続することである。

本実施例を動作させた時のクロック波形の一例を第１１
図に示す。以上の第３の実施例は第１，第２の実施例と
同じ効果を有し、さらにセンスアンプ駆動時に負荷容量
の大きいデータ線をセンスｔンプから切離すため、高速
なセンスアンプ動作が可能となるという効果を有する。

以上説明したように、データ線をｌ（≧２）重化して１
サイクルごとに切換えて動作させることにより、あるデ
ータ線が使用されている間に他のデータ線に残つている
信号を打消すことができるので、高速な読出し動作が可
能となる。

また、読出し動作前にデータ線を平衡状態にする時間を
十分確保できるので従来は導入が困難であつたフリップ
フロップ回路をセンスアンプに使用することができるの
で、高速な読出し動作が可能となる。

【図面の簡単な説明】

第１図は従来のスタティックメモリの構成図、第２図は
メモリセルの回路図、第３図は本発明の第１の実施例の
構成図、第４図Ａ，ｂはマルチプレクサの回路例、第５
図Ａ，ｂはプリチャージ回路の回路例、第６図は本発明
の第２の実施例、第７図Ａ，ｂはセンスアンプの回路例
、第８図は切換回路の回路例、第９図は本発明の第３の
実施例、第１０図Ａ，ｂはトランスファゲートの回路例
、第１１図は第３の実施例のクロック波形例である。 ＣＥＬＬｌｌ，ＣＥＬＬｌ２，〜，ＣＥＬＬｍｎ・・・
・・・メモリセル、（ＢＬｌ，ＢＬｌ），（ＢＬ２，Ｂ
Ｌ２．，〜，（ＢＬｎ，■篇）・・・・・・ビット線対
、ＷＬｌ，ＷＬ２，〜，ＷＬｎ・・・・・・ワード線、
ＭＵＸｌｌ，ＭＵＸｌ２，〜，ＭＵＸｆｉｌ・・・・・
・マルチプレクサ、（ＤＬｌ，ＤＬｌ），（ＤＬ２，Ｄ
Ｌ２），〜，（ＤＬｌ，ＤＤ′）・・・・・・データ線
対、Ｐｌ，Ｐ２，〜，Ｐ１・・・・・・プリチャージ回
路、ＳＡｌ，ＳＡ２，〜，ＳＡＩ●●●●●●センスア
ンプ、ＴＧｌ，′ＴＧ２９〜９ＴＧ１●●●◆●◆トラ
ンスファゲート、Ｆｌ，Ｆ２，〜，Ｆｌ・・・・・・デ
ータ線選択信号、Ｇｌ，Ｇ２，〜，ＧＩ・・・・・・プ
リチャージ回路駆動信号、Ｃｌ，ｃ２〜，Ｃｍ・・・・
・・コラム選択信号、Ｈｌ，Ｈ２，〜，Ｈ１・・・・・
・センスアンプ駆動信号、Ｓｌ，Ｓ２，〜，Ｓ１・・・
・・・切換回路制御信号、Ｅｌ，Ｅ２，〜，Ｅｌ・・・
・・・トランスファゲート制御信号、Ｑ１ゞＱｌｌ９Ｑ
ｌ５ゞＱ２Ｏ９Ｑ２３ゞＱ和Ｑ３７９ＱＯＯＯＯ３Ｎチ
ャネル形電界効果トランジスタ、Ｑｌ２，Ｑｌ３，Ｑｌ
ＯＱ２ｌ９Ｑ２２９Ｑ２９ゞＴ３４９Ｑ３９９Ｑ４ＯＯ
Ｏ″″Ｐチャネル形電界効果トランジスタ（図中の矢印
はＰチャネルＭＯＳであることを表示するものとする）
、Ｑ３５，Ｑ３６・・・・・・Ｎチャネル又はＰチャネ
ル形電界効果トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ メモリセルをｍ行ｎ列に配置し、行方向にｍ個のビ
   ット線対（ＢＬｉ、＠ＢＬｉ＠；ｉ＝１、２、・・・・
   ・・、ｍ）、列方向にｎ個ワード線（ＷＬｋ；ｋ＝１、
   ２、・・・・・・、ｎ）を配置したメモリ装置において
   、１（≧２）個のデータ線対（ＤＬｊ、＠ＢＬｊ＠；ｊ
   ＝１、２、・・・・・・、ｌ）と、ｍ行×ｌ列に配置し
   たマルチプレクサ（ＭＵＸｆｊ；ｉ＝１、２、・・・・
   ・・、ｍ、ｊ＝１、２、・・・・・・、ｌ）を設け、前
   記各ビット線対をそれぞれｌ個のマルチプレクサ（ＭＵ
   Ｘｉ１、・・・・・・、ＭＵＸｉｌ；ｉ＝１、２、・・
   ・・・・、ｍ）の入力端子対に接続し、前記各データ線
   対をそれぞれｍ個のマルチプレクサ（ＭＵＸ１ｊ、・・
   ・・・・ＭＵＸｍｊ；ｊ＝１、２、・・・・・・、ｌ）
   の出力端子対に接続し、データ線対が使用されていない
   時のみ動作状態になるプリチヤージ回路（Ｐｊ；ｊ＝１
   、２、・・・・・・、ｌ）を前記各データ線対に設け、
   ｌ個のデータ線対と出力回路の間に接続部を設けたこと
   を特徴とするメモリ装置。 ２ 接続部を、フリップフロップ回路を用いたｌ個のセ
   ンスアンプを切換回路を使用して構成し、ｌ個のデータ
   線対をそれぞれｌ個のセンスアンプ入力端子対に接続し
   、ｌ個のセンスアンプの出力端子対をそれぞれ切換回路
   のｌ個の入力端子対に子対を選択して出力回路の入力端
   子対に電気的に接続することを特徴とする特許請求の範
   囲１項記載のメモリ装置。 ３ 接続部を、ｌ個のトランスファゲートとフリップフ
   ロップ回路を用いたｌ個のセンスアンプと切換回路を使
   用して構成し、ｌ個のデータ線対をそれぞれｌ個のトラ
   ンスファゲートの入力端子対に接続し、ｌ個のトランス
   ファゲートの出力端子対をそれぞれｌ個のセンスアンプ
   の入力端子対に接続し、ｌ個のセンスアンプの出力端子
   対をそれぞれ切換回路のｌ個の入力端子対に接続し、切
   換回路で１個のセンスアンプの出力端子対を選択して出
   力回路の入力端子対に電気的に接続したことを特徴とす
   る特許請求の範囲１項記載のメモリ装置。