JPS6055919B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6055919B2 JPS6055919B2 JP55034443A JP3444380A JPS6055919B2 JP S6055919 B2 JPS6055919 B2 JP S6055919B2 JP 55034443 A JP55034443 A JP 55034443A JP 3444380 A JP3444380 A JP 3444380A JP S6055919 B2 JPS6055919 B2 JP S6055919B2
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- data lines
- sense amplifiers
- semiconductor storage
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関する。
第1図に従来の記憶装置のレイアウトの一例を示す。
第1図ではセンスアンプSAの2入力となる2本のデー
タ線の組D、、D、’、D、、D、’が平行して配置さ
れ、センスアンプはデータ線に対し同一端部側にのみ配
されている。この場合、上記センスアンプのレイアウト
ピッチdは上記データ線に接続されたメモリセルのピッ
チによつて、決定されることになる。一般にメモリセル
サイズは64に、256に、IMビットと次第に大容量
になるにつれ縮小化の傾広にある。
タ線の組D、、D、’、D、、D、’が平行して配置さ
れ、センスアンプはデータ線に対し同一端部側にのみ配
されている。この場合、上記センスアンプのレイアウト
ピッチdは上記データ線に接続されたメモリセルのピッ
チによつて、決定されることになる。一般にメモリセル
サイズは64に、256に、IMビットと次第に大容量
になるにつれ縮小化の傾広にある。
このことは当然メモリセルに連なるセンスアンプにも及
ぶことになり、メモリセルのピッチに上記センスアンプ
を収めることは甚だ困難となつており、高密度な記憶装
置を実現することの1つの障害になつていた。さらにメ
モリセルの縮小化に伴ないセンスアップの高感度化が要
求されているが、制限されたピッチで高感度なセンスア
ンプを実現することも回路技術上困難であつた。本発明
の目的は高密度化された半導体記憶装置を提供すること
にある。本発明の他の目的は高感度化された半導体記憶
装置を提供することにある。
ぶことになり、メモリセルのピッチに上記センスアンプ
を収めることは甚だ困難となつており、高密度な記憶装
置を実現することの1つの障害になつていた。さらにメ
モリセルの縮小化に伴ないセンスアップの高感度化が要
求されているが、制限されたピッチで高感度なセンスア
ンプを実現することも回路技術上困難であつた。本発明
の目的は高密度化された半導体記憶装置を提供すること
にある。本発明の他の目的は高感度化された半導体記憶
装置を提供することにある。
本発明による記憶装置の一実施例を第2図を参照して説
明する。
明する。
第2図の例ではメモリセルMCは周知の1トランジスタ
型で構成されている。
型で構成されている。
行デコーダ12によつて駆動されるワード線W1〜W6
はデータ線(ディジト線)D、、D。、D。′、D、・
・・・・・D。′、P3’と交差し、交差部には図示の
如くメモリセルMCが配されてメモリセルマトリクスが
構成されている。ここでは特徴的なことは対を構成する
データ線D、、D、’、D2、D2’、D。、D、’、
D。、D。′の配置の方法であり、データ線の対D、、
D、’とD。、D。′においてはデータ線の対D2、D
。′を狭むようにデータ線の対D2、D2’が配され、
それに対応してそれぞれセンスアンプSA、、SA、が
配されていることである。このような配列によつてセン
スアンプSAI、SA−はそれぞれ従来の約2倍の巾で
レイアウトすることが可能となる。言い代えると、セン
スアンプの巾が制限されている場合でも約2倍のメモリ
”セルの密度が可能となる。データ線のの対Da、D3
’、D。、D。′も同様に順次データ線の対を取り囲む
ように配されている。センスアンプSAI、SA2・・
・・・・S、A、で増幅検出されたデータは列デコーダ
11の出力によつて制御されるゲート回路16を介・し
てデータバスDB、DB’に選択的に伝達され、出力ア
ンプ13を介して出力される。データバスDB、DB’
には書込ゲート15、14が結合され、書込信号Wに応
答して真補の入力IN、INが伝達されるように構成さ
れている。次に第3図を参照して本発明の他の実施例を
説明する。
はデータ線(ディジト線)D、、D。、D。′、D、・
・・・・・D。′、P3’と交差し、交差部には図示の
如くメモリセルMCが配されてメモリセルマトリクスが
構成されている。ここでは特徴的なことは対を構成する
データ線D、、D、’、D2、D2’、D。、D、’、
D。、D。′の配置の方法であり、データ線の対D、、
D、’とD。、D。′においてはデータ線の対D2、D
。′を狭むようにデータ線の対D2、D2’が配され、
それに対応してそれぞれセンスアンプSA、、SA、が
配されていることである。このような配列によつてセン
スアンプSAI、SA−はそれぞれ従来の約2倍の巾で
レイアウトすることが可能となる。言い代えると、セン
スアンプの巾が制限されている場合でも約2倍のメモリ
”セルの密度が可能となる。データ線のの対Da、D3
’、D。、D。′も同様に順次データ線の対を取り囲む
ように配されている。センスアンプSAI、SA2・・
・・・・S、A、で増幅検出されたデータは列デコーダ
11の出力によつて制御されるゲート回路16を介・し
てデータバスDB、DB’に選択的に伝達され、出力ア
ンプ13を介して出力される。データバスDB、DB’
には書込ゲート15、14が結合され、書込信号Wに応
答して真補の入力IN、INが伝達されるように構成さ
れている。次に第3図を参照して本発明の他の実施例を
説明する。
本実施例ではデータ線Dl,Dl″,D2″は通常のレ
イアウトと同様に配列し、センスアンプSAl,S.A
2を順次データ線方向に延在せてるように配列している
。このような配列方法によつても同様にセンスアンプの
横方向(ワード線方向)のピッチの制約が大幅に緩和す
ることができる。以上本発明を実施例に沿つて説明した
が本発明は上記の実施例に限定されるものではなく任意
のタイプの記憶装置に適用できるものである。
イアウトと同様に配列し、センスアンプSAl,S.A
2を順次データ線方向に延在せてるように配列している
。このような配列方法によつても同様にセンスアンプの
横方向(ワード線方向)のピッチの制約が大幅に緩和す
ることができる。以上本発明を実施例に沿つて説明した
が本発明は上記の実施例に限定されるものではなく任意
のタイプの記憶装置に適用できるものである。
第1図は従来の記憶装置の一例を示すブロック図、第2
図は本発明の一実施例による記憶装置を示すブロック図
、第3図は本発明の他の実施例による記憶装置を示すブ
ロック図である。 MCOIIIlメモリセル、SAl〜SA4Ol●●セ
ンスアンプ、Dl,D/〜D,,D4″・・・・・・デ
ータ線、W1〜W6・・・・・・ワード線。
図は本発明の一実施例による記憶装置を示すブロック図
、第3図は本発明の他の実施例による記憶装置を示すブ
ロック図である。 MCOIIIlメモリセル、SAl〜SA4Ol●●セ
ンスアンプ、Dl,D/〜D,,D4″・・・・・・デ
ータ線、W1〜W6・・・・・・ワード線。
Claims (1)
- 1 センスアンプの2入力に連なる2本のデータ線対が
複数個平行に配置され、少なくとも2つのセンスアンプ
がデータ線の伸びる方向と同一方向に配置されているこ
とを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55034443A JPS6055919B2 (ja) | 1980-03-18 | 1980-03-18 | 半導体記憶装置 |
| US06/243,407 US4456977A (en) | 1980-03-18 | 1981-03-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55034443A JPS6055919B2 (ja) | 1980-03-18 | 1980-03-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56130888A JPS56130888A (en) | 1981-10-14 |
| JPS6055919B2 true JPS6055919B2 (ja) | 1985-12-07 |
Family
ID=12414375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55034443A Expired JPS6055919B2 (ja) | 1980-03-18 | 1980-03-18 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4456977A (ja) |
| JP (1) | JPS6055919B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845669A (en) * | 1988-04-27 | 1989-07-04 | International Business Machines Corporation | Transporsable memory architecture |
| DE3937068C2 (de) * | 1988-11-07 | 1994-10-06 | Toshiba Kawasaki Kk | Dynamische Halbleiterspeicheranordnung |
| JPH02302986A (ja) * | 1989-05-16 | 1990-12-14 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| US4992980A (en) * | 1989-08-07 | 1991-02-12 | Intel Corporation | Novel architecture for virtual ground high-density EPROMS |
| US5214600A (en) * | 1989-12-30 | 1993-05-25 | Samsung Electronics Co., Ltd. | Semiconductor memory array having interdigitated bit-line structure |
| JPH081946B2 (ja) * | 1990-01-26 | 1996-01-10 | 株式会社東芝 | 半導体集積回路 |
| JP4010336B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4151688B2 (ja) | 2005-06-30 | 2008-09-17 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010335B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP2007242223A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP4186970B2 (ja) * | 2005-06-30 | 2008-11-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4586739B2 (ja) | 2006-02-10 | 2010-11-24 | セイコーエプソン株式会社 | 半導体集積回路及び電子機器 |
| JP5306125B2 (ja) * | 2009-09-14 | 2013-10-02 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4031522A (en) * | 1975-07-10 | 1977-06-21 | Burroughs Corporation | Ultra high sensitivity sense amplifier for memories employing single transistor cells |
| US3986180A (en) * | 1975-09-22 | 1976-10-12 | International Business Machines Corporation | Depletion mode field effect transistor memory system |
-
1980
- 1980-03-18 JP JP55034443A patent/JPS6055919B2/ja not_active Expired
-
1981
- 1981-03-13 US US06/243,407 patent/US4456977A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56130888A (en) | 1981-10-14 |
| US4456977A (en) | 1984-06-26 |
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