JPH081946B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH081946B2 JPH081946B2 JP1730290A JP1730290A JPH081946B2 JP H081946 B2 JPH081946 B2 JP H081946B2 JP 1730290 A JP1730290 A JP 1730290A JP 1730290 A JP1730290 A JP 1730290A JP H081946 B2 JPH081946 B2 JP H081946B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばプログラマブル・ロジック・アレイ
（以下、PLAと略記する。）などの半導体集積回路に係
り、特にメモリセルアレイのメモリセルのパターン幅よ
り大きいパターン幅を有するセンスアンプの配列に関す
る。
（以下、PLAと略記する。）などの半導体集積回路に係
り、特にメモリセルアレイのメモリセルのパターン幅よ
り大きいパターン幅を有するセンスアンプの配列に関す
る。
（従来の技術） 最近、標準の集積回路の置き換えなどを目的としてPL
Aが採用されており、その基本的な構成を第４図に示し
ている。第４図において、in0〜in2は入力信号、41は制
御入力バッファ、ANDはアンドアレイ部であり、その入
力線と出力線（積項線）との接続の有無をプログラム可
能になっている。SA10〜SA15はアンドアレイ部ANDの出
力線に入力端が接続されたセンスアンプ、ORはオアアレ
イ部であり、その入力線（上記センスアンプSA10〜SA15
の出力線）と出力線（和項線）との接続の有無をプログ
ラム可能になっている。SA20〜SA23はオアアレイ部ORの
出力線に入力端が接続されたセンスアンプである。
Aが採用されており、その基本的な構成を第４図に示し
ている。第４図において、in0〜in2は入力信号、41は制
御入力バッファ、ANDはアンドアレイ部であり、その入
力線と出力線（積項線）との接続の有無をプログラム可
能になっている。SA10〜SA15はアンドアレイ部ANDの出
力線に入力端が接続されたセンスアンプ、ORはオアアレ
イ部であり、その入力線（上記センスアンプSA10〜SA15
の出力線）と出力線（和項線）との接続の有無をプログ
ラム可能になっている。SA20〜SA23はオアアレイ部ORの
出力線に入力端が接続されたセンスアンプである。
上記アンドアレイ部ANDやオアアレイ部ORのプログラ
ム用素子、すなわちメモリセルとして、紫外線消去・再
書込み可能な読み出し専用メモリセル（以下、EPROMセ
ルと略記する。）や電気的消去・再書込み可能な読み出
し専用メモリセル（EEPROMセル）のようなメモリセルを
使用した製品がある。そして、上記アンドアレイ部AND
やオアアレイ部ORでは、複数のメモリセルが行列状に配
列されたものとなっている。
ム用素子、すなわちメモリセルとして、紫外線消去・再
書込み可能な読み出し専用メモリセル（以下、EPROMセ
ルと略記する。）や電気的消去・再書込み可能な読み出
し専用メモリセル（EEPROMセル）のようなメモリセルを
使用した製品がある。そして、上記アンドアレイ部AND
やオアアレイ部ORでは、複数のメモリセルが行列状に配
列されたものとなっている。
第５図は、前記アンドアレイ部ANDのプログラム用素
子にEEPROMセル50を使用した場合のアンドアレイ部AND
の１積項線分およびこの積項線に接続されたCMOS（相補
性絶縁ゲート型）構成のセンスアンプSA1i（ｉ＝０、…
５）を代表的に取り出して示している。
子にEEPROMセル50を使用した場合のアンドアレイ部AND
の１積項線分およびこの積項線に接続されたCMOS（相補
性絶縁ゲート型）構成のセンスアンプSA1i（ｉ＝０、…
５）を代表的に取り出して示している。
また、第６図は、前記アンドアレイ部ANDおよびオア
アレイ部ORのプログラム用素子にそれぞれEEPROMセル50
を使用した場合のオアアレイ部ORの１和項線分およびこ
の和項線に接続されたCMOS構成のセンスアンプSA2i（ｉ
＝０、…３）を代表的に取り出して示している。
アレイ部ORのプログラム用素子にそれぞれEEPROMセル50
を使用した場合のオアアレイ部ORの１和項線分およびこ
の和項線に接続されたCMOS構成のセンスアンプSA2i（ｉ
＝０、…３）を代表的に取り出して示している。
上記EEPROMセル50は、浮遊ゲート型のメモリセルトラ
ンジスタ51とメモリセル選択用のMOSトランジスタ52と
が直列に接続されてなり、メモリセルトランジスタ51の
一端側が読み出し線RLiまたはRLi′に接続され、メモリ
セルトランジスタ51の制御ゲートが制御ゲート線CGに接
続され、メモリセル選択用トランジスタ52の一端が書き
込み線WLiまたはWLi′に接続される。そして、前記アン
ドアレイ部ANDにおいては、メモリセル選択用トランジ
スタ52のゲートが前記制御入力バッファ41の相補的な出
力線RG0、RG0〜RG2、RG2のうちの１本に接続され、前記
オアアレイ部ORにおいては、メモリセル選択用トランジ
スタ52のゲートが前記センスアンプSA10〜SA15の出力０
〜５のうちの１本に接続されている。
ンジスタ51とメモリセル選択用のMOSトランジスタ52と
が直列に接続されてなり、メモリセルトランジスタ51の
一端側が読み出し線RLiまたはRLi′に接続され、メモリ
セルトランジスタ51の制御ゲートが制御ゲート線CGに接
続され、メモリセル選択用トランジスタ52の一端が書き
込み線WLiまたはWLi′に接続される。そして、前記アン
ドアレイ部ANDにおいては、メモリセル選択用トランジ
スタ52のゲートが前記制御入力バッファ41の相補的な出
力線RG0、RG0〜RG2、RG2のうちの１本に接続され、前記
オアアレイ部ORにおいては、メモリセル選択用トランジ
スタ52のゲートが前記センスアンプSA10〜SA15の出力０
〜５のうちの１本に接続されている。
また、CMOS構成のセンスアンプSA1i、SA2iは、例えば
図示のようなスタティック構成では７個のＰチャネルト
ランジスタTPおよび４個のＮチャネルトランジスタTNか
らなり、制御信号として相補的なプリチャージ信号PR、
/PRが供給される。
図示のようなスタティック構成では７個のＰチャネルト
ランジスタTPおよび４個のＮチャネルトランジスタTNか
らなり、制御信号として相補的なプリチャージ信号PR、
/PRが供給される。
ところで、通常、メモリセル50は最小の設計基準で設
計される。それに対して、センスアンプSA1i、SA2iは、
メモリセル50からの読み出し線RLiの微小な変化を促
え、読み出し線RLiの信号を高速に増幅して伝達させる
必要があるので、最小設計基準では設計できない。しか
も、メモリセル50の２個のトランジスタ51、52に対して
センスアンプSA1i、SA2iは11個のトランジスタを必要と
するので、メモリセル50のパターン幅よりセンスアンプ
SA1i、SA2iのパターン幅が著しく大きくなる。
計される。それに対して、センスアンプSA1i、SA2iは、
メモリセル50からの読み出し線RLiの微小な変化を促
え、読み出し線RLiの信号を高速に増幅して伝達させる
必要があるので、最小設計基準では設計できない。しか
も、メモリセル50の２個のトランジスタ51、52に対して
センスアンプSA1i、SA2iは11個のトランジスタを必要と
するので、メモリセル50のパターン幅よりセンスアンプ
SA1i、SA2iのパターン幅が著しく大きくなる。
しかし、従来のPLAでは、各項線毎に接続されるセン
スアンプSA1iまたはSA2iを単に一列に配置しており、第
４図のPLAのパターンを従来の手法にしたがって描く
と、第７図に示すようになる。この第７図のパターンか
ら分かるように、アンドアレイ部ANDの出力側のセンス
アンプ全体の幅は、アンドアレイ幅と制御入力バッファ
幅との和よりも大きくなってしまい、同様に、オアアレ
イ部ORの出力側のセンスアンプ全体の幅は、オアアレイ
幅の和よりも大きくなってしまう。
スアンプSA1iまたはSA2iを単に一列に配置しており、第
４図のPLAのパターンを従来の手法にしたがって描く
と、第７図に示すようになる。この第７図のパターンか
ら分かるように、アンドアレイ部ANDの出力側のセンス
アンプ全体の幅は、アンドアレイ幅と制御入力バッファ
幅との和よりも大きくなってしまい、同様に、オアアレ
イ部ORの出力側のセンスアンプ全体の幅は、オアアレイ
幅の和よりも大きくなってしまう。
さらに、メモリセル50とセンスアンプSA1i、SA2iとを
結線するための配線領域70も必要となり、この配線領域
70は、メモリセル幅とセンスアンプ幅との比が大きくな
るにつれて、また、積項数あるいは和項数が増加するに
つれて大きくなる。このように大きな配線領域70を必要
とすることは、PLA集積回路のチップサイズの増大の原
因になり、また、メモリセル50からの読み出し線RLiお
よびRLi′が長くなり、その負荷容量および抵抗分が大
きくなり、読み出し動作の高速化を阻害する原因にな
る。
結線するための配線領域70も必要となり、この配線領域
70は、メモリセル幅とセンスアンプ幅との比が大きくな
るにつれて、また、積項数あるいは和項数が増加するに
つれて大きくなる。このように大きな配線領域70を必要
とすることは、PLA集積回路のチップサイズの増大の原
因になり、また、メモリセル50からの読み出し線RLiお
よびRLi′が長くなり、その負荷容量および抵抗分が大
きくなり、読み出し動作の高速化を阻害する原因にな
る。
（発明が解決しようとする課題） 上記したように従来のPLAは、センスアンプ全体の幅
がメモリセルアレイ幅よりも大きくなってしまい、メモ
リセルとセンスアンプとを結線するための大きな配線領
域が必要となり、チップサイズの増大の原因になり、メ
モリセルからの読み出し線の負荷容量および抵抗分が大
きくなり、読み出し動作の高速化を阻害する原因になる
という問題がある。
がメモリセルアレイ幅よりも大きくなってしまい、メモ
リセルとセンスアンプとを結線するための大きな配線領
域が必要となり、チップサイズの増大の原因になり、メ
モリセルからの読み出し線の負荷容量および抵抗分が大
きくなり、読み出し動作の高速化を阻害する原因になる
という問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、センスアンプ全体の幅がメモリセルアレイ
幅よりも小さくなると共にメモリセルとセンスアンプと
を結線するための大きな配線領域が不要になり、チップ
サイズの抑制および読み出し動作の高速化が可能になる
半導体集積回路を提供することにある。
その目的は、センスアンプ全体の幅がメモリセルアレイ
幅よりも小さくなると共にメモリセルとセンスアンプと
を結線するための大きな配線領域が不要になり、チップ
サイズの抑制および読み出し動作の高速化が可能になる
半導体集積回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、複数のメモリセルが行列状に配列して構成
されたメモリセルアレイと、それぞれ上記メモリセルの
パターン幅よりも大きいパターン幅を持つ複数のセンス
アンプからなり、これら複数の各センスアンプは読み出
し線を介して上記メモリセルに接続され、これら複数の
センスアンプが行列状に配列されかつ上記メモリセルア
レイの出力側に隣接して配置されたセンスアンプアレイ
とを具備したことを特徴とする。
されたメモリセルアレイと、それぞれ上記メモリセルの
パターン幅よりも大きいパターン幅を持つ複数のセンス
アンプからなり、これら複数の各センスアンプは読み出
し線を介して上記メモリセルに接続され、これら複数の
センスアンプが行列状に配列されかつ上記メモリセルア
レイの出力側に隣接して配置されたセンスアンプアレイ
とを具備したことを特徴とする。
（作用） センスアンプが行列状に配列されることにより、セン
スアンプアレイのセンスアンプ全体の幅がメモリセルア
レイ幅以下になるので、メモリセルアレイとセンスアン
プアレイとを結線するための配線領域が不要になる。従
って、パターン全体が極めて効率的に配置され、チップ
サイズが著しく小さくて済み、メモリセルからの読み出
し線が短くなり、読み出し線の負荷容量および抵抗分が
小さくなり、読み出し動作の高速化が可能になる。
スアンプアレイのセンスアンプ全体の幅がメモリセルア
レイ幅以下になるので、メモリセルアレイとセンスアン
プアレイとを結線するための配線領域が不要になる。従
って、パターン全体が極めて効率的に配置され、チップ
サイズが著しく小さくて済み、メモリセルからの読み出
し線が短くなり、読み出し線の負荷容量および抵抗分が
小さくなり、読み出し動作の高速化が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図に示すPLAは、基本的な構造は第４図を参照し
て前述したPLAと同様であるが、第７図を参照して前述
したPLAのパターン構成と比べて、アンドアレイ部ANDの
出力側に隣接して設けられた第１のセンスアンプアレイ
11およびオアアレイ部ORの出力側に隣接して設けられた
第２のセンスアンプアレイ12は、それぞれセンスアンプ
以外の回路のための信号配線領域を含むことなくセンス
アレイSAiが行列状に配列されている点が異なり、その
他は同じであるので、第４図中および第７図中と同一部
分には同一符号を付してその説明を省略する。
て前述したPLAと同様であるが、第７図を参照して前述
したPLAのパターン構成と比べて、アンドアレイ部ANDの
出力側に隣接して設けられた第１のセンスアンプアレイ
11およびオアアレイ部ORの出力側に隣接して設けられた
第２のセンスアンプアレイ12は、それぞれセンスアンプ
以外の回路のための信号配線領域を含むことなくセンス
アレイSAiが行列状に配列されている点が異なり、その
他は同じであるので、第４図中および第７図中と同一部
分には同一符号を付してその説明を省略する。
第１図のPLAでは、アンドアレイ部ANDは６本の入力線
と６本の出力線（積項線）があり、この各積項線毎に入
力端が接続される第１のセンスアンプアレイ11のセンス
アンプSA10〜SA15は３行（積項線方向）×２列の行列状
に配列されている。また、オアアレイ部ORは６本の入力
線と４本の出力線（和項線）があり、この各和項線に入
力端が接続される第２のセンスアンプアレイ12のセンス
アンプSA20〜SA23は２行（和項線方向）×２列の行列状
に配列されている。
と６本の出力線（積項線）があり、この各積項線毎に入
力端が接続される第１のセンスアンプアレイ11のセンス
アンプSA10〜SA15は３行（積項線方向）×２列の行列状
に配列されている。また、オアアレイ部ORは６本の入力
線と４本の出力線（和項線）があり、この各和項線に入
力端が接続される第２のセンスアンプアレイ12のセンス
アンプSA20〜SA23は２行（和項線方向）×２列の行列状
に配列されている。
この場合、第１のセンスアンプアレイ11の１行×１列
目のセンスアンプSA10は、その入力端がアンドアレイ部
ANDの１番目の積項線に接続され、その出力端がオアア
レイ部ORの１番目の入力線に接続されている。また、１
行×２列目のセンスアンプSA11は、その入力端がアンド
アレイ部ANDの２番目の積項線に接続され、その出力端
がオアアレイ部ORの２番目の入力線に接続されている。
また、２行×１列目のセンスアンプSA12は、その入力端
がアンドアレイ部ANDの３番目の積項線に接続され、そ
の出力端がオアアレイ部ORの３番目の入力線に接続され
ている。また、２行×２列目のセンスアンプSA13は、そ
の入力端がアンドアレイ部ANDの４番目の積項線に接続
され、その出力端がオアアレイ部ORの４番目の入力線に
接続されている。また、３行×１列目のセンスアンプSA
14は、その入力端がアンドアレイ部ANDの５番目の積項
線に接続され、その出力端がオアアレイ部ORの５番目の
入力線に接続されている。また、３行×２列目のセンス
アンプSA15は、その入力端がアンドアレイ部ANDの６番
目の積項線に接続され、その出力端がオアアレイ部ORの
６番目の入力線に接続されている。そして、上記オアア
レイ部ORの１番目の和項線に第２のセンスアンプアレイ
12の１行×１列目のセンスアンプSA20の入力端が接続さ
れ、２番目の和項線に１行×２列目のセンスアンプSA21
の入力端が接続され、３番目の和項線に２行×１列目の
センスアンプSA22の入力端が接続され、４番目の和項線
に２行×２列目のセンスアンプSA23の入力端が接続され
ている。
目のセンスアンプSA10は、その入力端がアンドアレイ部
ANDの１番目の積項線に接続され、その出力端がオアア
レイ部ORの１番目の入力線に接続されている。また、１
行×２列目のセンスアンプSA11は、その入力端がアンド
アレイ部ANDの２番目の積項線に接続され、その出力端
がオアアレイ部ORの２番目の入力線に接続されている。
また、２行×１列目のセンスアンプSA12は、その入力端
がアンドアレイ部ANDの３番目の積項線に接続され、そ
の出力端がオアアレイ部ORの３番目の入力線に接続され
ている。また、２行×２列目のセンスアンプSA13は、そ
の入力端がアンドアレイ部ANDの４番目の積項線に接続
され、その出力端がオアアレイ部ORの４番目の入力線に
接続されている。また、３行×１列目のセンスアンプSA
14は、その入力端がアンドアレイ部ANDの５番目の積項
線に接続され、その出力端がオアアレイ部ORの５番目の
入力線に接続されている。また、３行×２列目のセンス
アンプSA15は、その入力端がアンドアレイ部ANDの６番
目の積項線に接続され、その出力端がオアアレイ部ORの
６番目の入力線に接続されている。そして、上記オアア
レイ部ORの１番目の和項線に第２のセンスアンプアレイ
12の１行×１列目のセンスアンプSA20の入力端が接続さ
れ、２番目の和項線に１行×２列目のセンスアンプSA21
の入力端が接続され、３番目の和項線に２行×１列目の
センスアンプSA22の入力端が接続され、４番目の和項線
に２行×２列目のセンスアンプSA23の入力端が接続され
ている。
第１図のパターンから分かるように、第１のセンスア
ンプアレイ11のセンスアンプ全体の幅（センスアンプア
レイの列方向の長さ）が、アンドアレイ幅と制御入力バ
ッファ幅との和よりも小さくなっており、第２のセンス
アンプアレイ12のセンスアンプ全体の幅がオアアレイ幅
とほぼ等しくなっており、オアアレイ部ORと第２のセン
スアンプアレイ12との行方向長さの和がアンドアレイ幅
と制御入力バッファ幅との和ほぼ等しくなっている。し
かも、６本の入力線と６本の出力線とを有するアンドア
レイ部ANDの出力側に第１のセンスアンプアレイ11のセ
ンスアンプSA10〜SA15が３行×２列の行列状に配列され
ているので、アンドアレイ部ANDと第１のセンスアンプ
アレイ11とを結線するための配線領域が不要になってお
り、また、６本の入力線と４本の出力線とを有するオア
アレイ部ORの出力側に第２のセンスアンプアレイ12のセ
ンスアンプSA20〜SA23が２行×２列の行列状に配列され
ているので、オアアレイ部ORと第２のセンスアンプアレ
イ12とを結線するための配線領域が不要になっている。
従って、パターン全体が極めて効率的に配置されてお
り、第７図と比べて、チップサイズが著しく小さくて済
み、メモリセル50からの読み出し線RLiおよびRLi′が短
くなり、その負荷容量および抵抗分が小さくなり、高速
動作が可能になる。
ンプアレイ11のセンスアンプ全体の幅（センスアンプア
レイの列方向の長さ）が、アンドアレイ幅と制御入力バ
ッファ幅との和よりも小さくなっており、第２のセンス
アンプアレイ12のセンスアンプ全体の幅がオアアレイ幅
とほぼ等しくなっており、オアアレイ部ORと第２のセン
スアンプアレイ12との行方向長さの和がアンドアレイ幅
と制御入力バッファ幅との和ほぼ等しくなっている。し
かも、６本の入力線と６本の出力線とを有するアンドア
レイ部ANDの出力側に第１のセンスアンプアレイ11のセ
ンスアンプSA10〜SA15が３行×２列の行列状に配列され
ているので、アンドアレイ部ANDと第１のセンスアンプ
アレイ11とを結線するための配線領域が不要になってお
り、また、６本の入力線と４本の出力線とを有するオア
アレイ部ORの出力側に第２のセンスアンプアレイ12のセ
ンスアンプSA20〜SA23が２行×２列の行列状に配列され
ているので、オアアレイ部ORと第２のセンスアンプアレ
イ12とを結線するための配線領域が不要になっている。
従って、パターン全体が極めて効率的に配置されてお
り、第７図と比べて、チップサイズが著しく小さくて済
み、メモリセル50からの読み出し線RLiおよびRLi′が短
くなり、その負荷容量および抵抗分が小さくなり、高速
動作が可能になる。
なお、上記実施例におけるセンスアンプアレイ内で、
少なくとも１つの行間あるいは列間に第１の電源線（例
えばVcc電源線）を配置し、別の少なくとも１つの行間
あるいは列間に第２の電源線（例えば接地電位線）を配
置するようにすれば、電源線を効率的に配置することが
可能になる。
少なくとも１つの行間あるいは列間に第１の電源線（例
えばVcc電源線）を配置し、別の少なくとも１つの行間
あるいは列間に第２の電源線（例えば接地電位線）を配
置するようにすれば、電源線を効率的に配置することが
可能になる。
また、上記実施例は、アンドアレイ部ANDおよびオア
アレイ部ORを有するPLAを示したが、本発明は、アンド
アレイ部ANDおよびオアアレイ部ORの少なくとも一方を
有するPLAに適用する場合でも有効であり、一般的に次
のような場合に本発明を適用して有効である。即ち、セ
ンスアンプを行列状に配置した場合に、センスアンプア
レイ幅がメモリセルとセル制御入力回路とを合わせた幅
よりも大きくなるような場合、あるいは、メモリセルと
センスアンプとを結線するための配線領域がセンスアン
プアレイ幅よりも大きくなる場合に、本発明を適用して
有効である。
アレイ部ORを有するPLAを示したが、本発明は、アンド
アレイ部ANDおよびオアアレイ部ORの少なくとも一方を
有するPLAに適用する場合でも有効であり、一般的に次
のような場合に本発明を適用して有効である。即ち、セ
ンスアンプを行列状に配置した場合に、センスアンプア
レイ幅がメモリセルとセル制御入力回路とを合わせた幅
よりも大きくなるような場合、あるいは、メモリセルと
センスアンプとを結線するための配線領域がセンスアン
プアレイ幅よりも大きくなる場合に、本発明を適用して
有効である。
また、第２図は、他の実施例に係るPLAの一部を示し
ており、項線の寄生容量による信号遅延を少なくするた
めに、各項線をそれぞれ長さ方向に複数に分割し、各分
割線に対応してセンスアンプSAiの入力端を接続し、こ
の複数のセンスアンプSAiの各出力をオアゲート20に入
力して論理和をとるようにしている。このようにメモリ
セルアレイの１行あるいは１列当り１本以上の読み出し
線RLi…が接続され、この各読み出し線RLi…にそれぞれ
対応してセンスアンプSAi…が接続される場合にも本発
明を適用して有効である。
ており、項線の寄生容量による信号遅延を少なくするた
めに、各項線をそれぞれ長さ方向に複数に分割し、各分
割線に対応してセンスアンプSAiの入力端を接続し、こ
の複数のセンスアンプSAiの各出力をオアゲート20に入
力して論理和をとるようにしている。このようにメモリ
セルアレイの１行あるいは１列当り１本以上の読み出し
線RLi…が接続され、この各読み出し線RLi…にそれぞれ
対応してセンスアンプSAi…が接続される場合にも本発
明を適用して有効である。
また、第３図に示すPLAのように、前記メモリセルア
レイの複数（ｍ）行（あるいは複数列）分の幅に対して
１個のセンスアンプSAiが設けられ、このｍ行が選択ス
イッチ用トランジスタSW…により選択的に１個のセンス
アンプSAiに接続されるように構成される場合にも本発
明を適用して有効である。
レイの複数（ｍ）行（あるいは複数列）分の幅に対して
１個のセンスアンプSAiが設けられ、このｍ行が選択ス
イッチ用トランジスタSW…により選択的に１個のセンス
アンプSAiに接続されるように構成される場合にも本発
明を適用して有効である。
なお、本発明は、上記したようなPLAに限らず、メモ
リセルアレイと、このメモリセルアレイのメモリセルに
読み出し線を介して接続され、そのパターン幅が上記メ
モリセルのパターン幅より大きいセンスアンプとを具備
する半導体集積回路に対して一般に適用でき、上記セン
スアンプを行列状に配列することにより上記したような
効果が得られる。
リセルアレイと、このメモリセルアレイのメモリセルに
読み出し線を介して接続され、そのパターン幅が上記メ
モリセルのパターン幅より大きいセンスアンプとを具備
する半導体集積回路に対して一般に適用でき、上記セン
スアンプを行列状に配列することにより上記したような
効果が得られる。
［発明の効果］ 上述したように本発明の半導体集積回路によれば、セ
ンスアンプ全体の幅がメモリセルアレイ幅よりも小さく
なると共にメモリセルとセンスアンプとを結線するため
の大きな配線領域が不要になり、チップサイズの抑制お
よび読み出し動作の高速化を実現することができる。
ンスアンプ全体の幅がメモリセルアレイ幅よりも小さく
なると共にメモリセルとセンスアンプとを結線するため
の大きな配線領域が不要になり、チップサイズの抑制お
よび読み出し動作の高速化を実現することができる。
第１図は本発明の一実施例に係るPLAを示すパタン配置
図、第２図および第３図はそれぞれ本発明の他の実施例
に係るPLAを示すパターン配置図、第４図はPLAの基本的
な構成を示すブロック図、第５図は第４図中のアンドア
レイ部のプログラム用素子にEEPROMセルを使用した場合
のアンドアレイ部の１積項線分およびこの出力側のCMOS
構成のセンスアンプを代表的に取り出して示す回路図、
第６図は第４図中のアンドアレイ部およびオアアレイ部
のプログラム用素子にそれぞれEEPROMセルを使用した場
合のオアアレイ部の１和項線分およびこの出力側のCMOS
構成のセンスアンプを代表的に取り出して示す回路図、
第７図は第４図のPLAを従来の手法により配置設計した
状態を示すパターン配置図である。 AND……アンドアレイ部、OR……オアアレイ部、SA10〜S
A15,SA20〜SA23……センスアンプ、11……第１のセンス
アンプアレイ、12……第２のセンスアンプアレイ、41…
…制御入力バッファ、50……EEPROMセル、RLi,RLi′…
…読み出し線。
図、第２図および第３図はそれぞれ本発明の他の実施例
に係るPLAを示すパターン配置図、第４図はPLAの基本的
な構成を示すブロック図、第５図は第４図中のアンドア
レイ部のプログラム用素子にEEPROMセルを使用した場合
のアンドアレイ部の１積項線分およびこの出力側のCMOS
構成のセンスアンプを代表的に取り出して示す回路図、
第６図は第４図中のアンドアレイ部およびオアアレイ部
のプログラム用素子にそれぞれEEPROMセルを使用した場
合のオアアレイ部の１和項線分およびこの出力側のCMOS
構成のセンスアンプを代表的に取り出して示す回路図、
第７図は第４図のPLAを従来の手法により配置設計した
状態を示すパターン配置図である。 AND……アンドアレイ部、OR……オアアレイ部、SA10〜S
A15,SA20〜SA23……センスアンプ、11……第１のセンス
アンプアレイ、12……第２のセンスアンプアレイ、41…
…制御入力バッファ、50……EEPROMセル、RLi,RLi′…
…読み出し線。
Claims (9)
- 【請求項１】複数のメモリセルが行列状に配列して構成
されたメモリセルアレイと、 それぞれ上記メモリセルのパターン幅よりも大きいパタ
ーン幅を持つ複数のセンスアンプからなり、これら複数
の各センスアンプは読み出し線を介して上記メモリセル
に接続され、これら複数のセンスアンプが行列状に配列
されかつ上記メモリセルアレイの出力側に隣接して配置
されたセンスアンプアレイと を具備したことを特徴とする半導体集積回路。 - 【請求項２】前記センスアンプアレイには、センスアン
プ以外の回路のための信号配線領域が含まれないことを
特徴とする請求項１記載の半導体集積回路。 - 【請求項３】前記センスアンプアレイ内で、少なくとも
１つの行間あるいは列間に第１の電源線が配置され、別
の少なくとも１つの行間あるいは列間に第２の電源線が
配置されていることを特徴とする請求項１または２記載
の半導体集積回路。 - 【請求項４】前記メモリセルアレイは１行あるいは１列
当り１本以上の読み出し線が接続されていることを特徴
とする請求項１または２記載の半導体集積回路。 - 【請求項５】前記メモリセルアレイの複数行あるいは複
数列に対して１個のセンスアンプが設けられ、この複数
行あるいは複数列が選択的にこの１個のセンスアンプに
接続されることを特徴とする請求項１または２記載の半
導体集積回路。 - 【請求項６】前記センスアンプの出力側に前記メモリセ
ルアレイとは別のメモリセルアレイのメモリセルが接続
されていることを特徴とする請求項３記載の半導体集積
回路。 - 【請求項７】前記センスアンプの出力側に前記メモリセ
ルアレイとは別のメモリセルアレイのメモリセルが接続
されていることを特徴とする請求項４記載の半導体集積
回路。 - 【請求項８】前記センスアンプの出力側に前記メモリセ
ルアレイとは別のメモリセルアレイのメモリセルが接続
されていることを特徴とする請求項５記載の半導体集積
回路。 - 【請求項９】前記半導体集積回路はプログラマブル・ロ
ジック・アレイであり、前記メモリセルアレイはプログ
ラム可能なメモリセルアレイであることを特徴とする請
求項１または２記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1730290A JPH081946B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体集積回路 |
| US07/645,401 US5323340A (en) | 1990-01-26 | 1991-01-24 | Semiconductor integrated circuit |
| DE69120979T DE69120979T2 (de) | 1990-01-26 | 1991-01-25 | Integrierte Halbleiterschaltung |
| EP91100980A EP0439188B1 (en) | 1990-01-26 | 1991-01-25 | Semiconductor integrated circuit |
| KR1019910001255A KR950003913B1 (ko) | 1990-01-26 | 1991-01-25 | 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1730290A JPH081946B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222359A JPH03222359A (ja) | 1991-10-01 |
| JPH081946B2 true JPH081946B2 (ja) | 1996-01-10 |
Family
ID=11940211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1730290A Expired - Fee Related JPH081946B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5323340A (ja) |
| EP (1) | EP0439188B1 (ja) |
| JP (1) | JPH081946B2 (ja) |
| KR (1) | KR950003913B1 (ja) |
| DE (1) | DE69120979T2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5683891A (en) * | 1979-12-13 | 1981-07-08 | Fujitsu Ltd | Semiconductor storage device |
| JPS6055919B2 (ja) * | 1980-03-18 | 1985-12-07 | 日本電気株式会社 | 半導体記憶装置 |
| JPS6478023A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Programmable logic device |
| US5101371A (en) * | 1990-06-04 | 1992-03-31 | The United States Of America As Represented By The Director Of The National Security Agency | Apparatus for performing a bit serial orthogonal transformation instruction |
| DE69028625T2 (de) * | 1990-06-12 | 1997-01-30 | Fujitsu Ltd | Dynamische Speichereinrichtung mit wahlfreiem Zugriff |
-
1990
- 1990-01-26 JP JP1730290A patent/JPH081946B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-24 US US07/645,401 patent/US5323340A/en not_active Expired - Lifetime
- 1991-01-25 DE DE69120979T patent/DE69120979T2/de not_active Expired - Fee Related
- 1991-01-25 KR KR1019910001255A patent/KR950003913B1/ko not_active Expired - Fee Related
- 1991-01-25 EP EP91100980A patent/EP0439188B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69120979D1 (de) | 1996-08-29 |
| EP0439188A3 (en) | 1991-11-27 |
| US5323340A (en) | 1994-06-21 |
| KR950003913B1 (ko) | 1995-04-20 |
| DE69120979T2 (de) | 1997-01-02 |
| JPH03222359A (ja) | 1991-10-01 |
| KR910015054A (ko) | 1991-08-31 |
| EP0439188B1 (en) | 1996-07-24 |
| EP0439188A2 (en) | 1991-07-31 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |