JPS63244877A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63244877A JPS63244877A JP62078708A JP7870887A JPS63244877A JP S63244877 A JPS63244877 A JP S63244877A JP 62078708 A JP62078708 A JP 62078708A JP 7870887 A JP7870887 A JP 7870887A JP S63244877 A JPS63244877 A JP S63244877A
- Authority
- JP
- Japan
- Prior art keywords
- line
- signal line
- memory cell
- lines
- fixed potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置に関するもので特許に大容量Ｒ
ＡＭに使用されるものである。
ＡＭに使用されるものである。
（従来の技術）
従来、第４図に示すように大宮ｆｆｉＲＡＭにおいて高
密度、高速化、低消費電力等の要請から、メモリセルア
レイＭを分割し、メモリセルアレイ間中に信号線Ｓを配
置する構成がある。この様な構成においては、メモリセ
ルアレイＭとセンスアンプ（Ｓ／Ａ）Ａ間を結ぶビット
線ＢＬ、ＢＬと信号線Ｓとが隣り合う様になり、このビ
ット線ＢＬ、 ＢＴＬと信号線Ｓの間隔は、メモリセ
ルアレイＭの高密度、高集積化に基づいて著しく接近す
るようになった。
密度、高速化、低消費電力等の要請から、メモリセルア
レイＭを分割し、メモリセルアレイ間中に信号線Ｓを配
置する構成がある。この様な構成においては、メモリセ
ルアレイＭとセンスアンプ（Ｓ／Ａ）Ａ間を結ぶビット
線ＢＬ、ＢＬと信号線Ｓとが隣り合う様になり、このビ
ット線ＢＬ、 ＢＴＬと信号線Ｓの間隔は、メモリセ
ルアレイＭの高密度、高集積化に基づいて著しく接近す
るようになった。
以上の様にメモリセルアレイＭ内を信号線Ｓが通ってい
る場合、隣り合うビット線ＢＬ、ＢＬと微小信号電圧が
現われているビット線ＢＬ、ＢＬにノイズが発生した。
る場合、隣り合うビット線ＢＬ、ＢＬと微小信号電圧が
現われているビット線ＢＬ、ＢＬにノイズが発生した。
このカップリング容量はＩＭ Ｄ ＲＡ Ｍ相当で４０
〜５０ｆＦ程度あり、メモリセルのセル容量よりもはる
かに大きい値である。
〜５０ｆＦ程度あり、メモリセルのセル容量よりもはる
かに大きい値である。
この問題はラッチ型センスアンプを使用したＲＡＭにお
いては、誤読み出し、誤書き込みの原因となる。特にダ
イナミックＲＡＭににおいてはビット線に現われる１０
０〜１５０ｍＶの微小電圧を検出して読み出しを行うの
でセンス時にビット線にノイズが発生するとメモリセル
へ誤書き込みが行なわれ、問題となる。
いては、誤読み出し、誤書き込みの原因となる。特にダ
イナミックＲＡＭににおいてはビット線に現われる１０
０〜１５０ｍＶの微小電圧を検出して読み出しを行うの
でセンス時にビット線にノイズが発生するとメモリセル
へ誤書き込みが行なわれ、問題となる。
この様な構成をもつ例を第５図に示す。この例では、メ
モリセルアレイＭ内をカラム選択線ＣＤがビット線ＢＬ
、ＢＬと隣接して通っておりセンス時にカラム選択線Ｃ
Ｄの電位が変化すると、カップリングＣによるノイズで
誤読み出しが起る。
モリセルアレイＭ内をカラム選択線ＣＤがビット線ＢＬ
、ＢＬと隣接して通っておりセンス時にカラム選択線Ｃ
Ｄの電位が変化すると、カップリングＣによるノイズで
誤読み出しが起る。
又、ダイナミックＲＡＭのリフレッシュ動作を使用者が
意識しないで済むように通常動作とリフレッシュ動作と
を時分割で行なうようにした疑似スタティックＲＡＭが
提案されており（特願昭５９−１６３５０８号参照）そ
の構成例を第６図に示す。この例ではビット線ＢＬ、Ｂ
Ｌとデータ線ＤＬ、ＤＬとが隣接していることを示す。
意識しないで済むように通常動作とリフレッシュ動作と
を時分割で行なうようにした疑似スタティックＲＡＭが
提案されており（特願昭５９−１６３５０８号参照）そ
の構成例を第６図に示す。この例ではビット線ＢＬ、Ｂ
Ｌとデータ線ＤＬ、ＤＬとが隣接していることを示す。
疑似スタティックＲＡＭは、リフレッシュ動作を内部で
自動的に行うため、読み出しを行い、データ線ＤＬ、Ｄ
Ｌにデーターが出力されデータ線ＤＬ。
自動的に行うため、読み出しを行い、データ線ＤＬ、Ｄ
Ｌにデーターが出力されデータ線ＤＬ。
ＤＬの電位が変動している時にそれに隣接したセルアレ
イＭに対してリフレッシュ動作が始まり、センス時と重
なるとカップリングＣにより誤書き込みが起こる。
イＭに対してリフレッシュ動作が始まり、センス時と重
なるとカップリングＣにより誤書き込みが起こる。
以上の様なカップリングの問題を解消するためにはビッ
ト線とそれに隣接する信号線とがカップリングによる影
響をおよぼさない距Ｍ（５０〜１０μ７り程功だけ間隔
を開ける必要があり、高密度、高集積化を進める上で大
きな問題となる。
ト線とそれに隣接する信号線とがカップリングによる影
響をおよぼさない距Ｍ（５０〜１０μ７り程功だけ間隔
を開ける必要があり、高密度、高集積化を進める上で大
きな問題となる。
（発明が解決しようとする問題点）
本発明は従来技術ではビット線と信号線でカップリング
が生じる点に鑑みてなされたもので、高集積化を妨げる
ことはなく、信号線のおよぼすビット線等の微小信号線
に対するカップリング発生による影響を緩和することを
可能とする半導体記憶装置を提供することを目的とする
。
が生じる点に鑑みてなされたもので、高集積化を妨げる
ことはなく、信号線のおよぼすビット線等の微小信号線
に対するカップリング発生による影響を緩和することを
可能とする半導体記憶装置を提供することを目的とする
。
［発明の構成］
（問題点を解決するための手段と作用）本発明は上記目
的を達成するために、信号線と、ビット線等の微小信号
線の間に固定電位を持つシールド線を設けることにより
、カップリングによる影響を緩和しかつ高集積化を可能
とするものである。
的を達成するために、信号線と、ビット線等の微小信号
線の間に固定電位を持つシールド線を設けることにより
、カップリングによる影響を緩和しかつ高集積化を可能
とするものである。
（実施例）
以下図面を参照して本発明の実施例を詳細に説明する。
即ち、第１図は本発明の一実施例で、ビット線ＢＬ、Ｂ
τに隣接して信号線Ｓが通っている場合に実施した例で
ある。第１図に示す様にビット線愈ＢＬ、Ｂ″Ｌ″と、
信号線Ｓの間に両側それぞれ１本づつ固定電位線ＣＬを
設けである。このようにすることにより、ビット線ＢＬ
、Ｂ工と信号線Ｓ間で発生するカップリング容量を減少
させることができ、これに用いる固定電位線ＣＬは最小
の線幅、間隔で良いので高集積化およびメモリセルアレ
イＭ内における自由な信号線の配置が達成できる。
τに隣接して信号線Ｓが通っている場合に実施した例で
ある。第１図に示す様にビット線愈ＢＬ、Ｂ″Ｌ″と、
信号線Ｓの間に両側それぞれ１本づつ固定電位線ＣＬを
設けである。このようにすることにより、ビット線ＢＬ
、Ｂ工と信号線Ｓ間で発生するカップリング容量を減少
させることができ、これに用いる固定電位線ＣＬは最小
の線幅、間隔で良いので高集積化およびメモリセルアレ
イＭ内における自由な信号線の配置が達成できる。
次に、疑似スタティックＲＡＭの実施例を第２図に示す
。
。
この実施例は従来例の第６図に対応する。疑似スタティ
ックＲＡＭでは従来技術で指摘した様にリフレッシュ時
のカップリングが問題となり、この実施例では隣接する
データ線ＤＬ、ＤＬとビット線ＢＬ、Ｂ工の間に固定電
位線ＣＬを設けている。この実施例の配線断面を第３図
に示す。この様にビット線ＢＬ、ＢＬ、データ線ＤＬ、
Ｄでと同一層の固定電位線ＣＬを設けてカップリング緩
和効果を大きなものにしている。この例ではさらに固定
電位線ＣＬの上層と下層に金属信号線ＭＳＩ、ＭＳ２、
金属固定電位線ＭＣを設けている。これはカップリング
の緩和に効果を発揮している。このシールドを設けるこ
とにより、ＩＭＤＲＡＭ相当で４０〜５０ｆＦはどあっ
たつカップリング容量を１／２０に減少できる。よって
、わずかな幅（最小幅、最小間隔）のシールド線を設け
るだけでビット線、信号線間隔の制約を受けずに配線で
きる。同時に高集積化を達成できる。又、固定電位線は
シールドとして用いる以外にもウェルへの電位供給用あ
るいはセルプレート電位の固定として用いることも可能
である。
ックＲＡＭでは従来技術で指摘した様にリフレッシュ時
のカップリングが問題となり、この実施例では隣接する
データ線ＤＬ、ＤＬとビット線ＢＬ、Ｂ工の間に固定電
位線ＣＬを設けている。この実施例の配線断面を第３図
に示す。この様にビット線ＢＬ、ＢＬ、データ線ＤＬ、
Ｄでと同一層の固定電位線ＣＬを設けてカップリング緩
和効果を大きなものにしている。この例ではさらに固定
電位線ＣＬの上層と下層に金属信号線ＭＳＩ、ＭＳ２、
金属固定電位線ＭＣを設けている。これはカップリング
の緩和に効果を発揮している。このシールドを設けるこ
とにより、ＩＭＤＲＡＭ相当で４０〜５０ｆＦはどあっ
たつカップリング容量を１／２０に減少できる。よって
、わずかな幅（最小幅、最小間隔）のシールド線を設け
るだけでビット線、信号線間隔の制約を受けずに配線で
きる。同時に高集積化を達成できる。又、固定電位線は
シールドとして用いる以外にもウェルへの電位供給用あ
るいはセルプレート電位の固定として用いることも可能
である。
〔発明の効果コ
以上説明した如く、本発明によればビット線と信号線の
間に設けた固定電位線により相互の信号線のカップリン
グを緩和することができ、従って高密度、高集積化を妨
げることなく信号線をセル内ビット線方向に自由に配置
することが可能でありセルアレイに制限を受けずに自由
な配線を実現できる半導体記憶装置を提供することがで
きる。
間に設けた固定電位線により相互の信号線のカップリン
グを緩和することができ、従って高密度、高集積化を妨
げることなく信号線をセル内ビット線方向に自由に配置
することが可能でありセルアレイに制限を受けずに自由
な配線を実現できる半導体記憶装置を提供することがで
きる。
第１図は本発明の一実施例を示す構成説明図、第２図は
本発明の他の実施例を示す構成説明図、第３図は第２図
に対応した装置の断面図、第４図〜第６図はそれぞれ従
来の半導体記憶装置を示す構成説明図である。 Ｍ・・・メモリセルアレイ、Ａ・・・センスアンプ、Ｂ
Ｌ、ＢＬ・・・ビット線、ＣＬ・・・固定電位線。 出願人代理人 弁理士 鈴 江 武 ３第１図 第２閃 第 ３ 図 第４図
本発明の他の実施例を示す構成説明図、第３図は第２図
に対応した装置の断面図、第４図〜第６図はそれぞれ従
来の半導体記憶装置を示す構成説明図である。 Ｍ・・・メモリセルアレイ、Ａ・・・センスアンプ、Ｂ
Ｌ、ＢＬ・・・ビット線、ＣＬ・・・固定電位線。 出願人代理人 弁理士 鈴 江 武 ３第１図 第２閃 第 ３ 図 第４図
Claims (6)
- （１）メモリセルアレイ間に信号線を配置する半導体記
憶装置において、メモリセルアレイ内のビット線と隣接
する信号線との間に固定電位線を設けることを特徴とす
る半導体記憶装置。 - （２）固定電位線が、ビット線、信号線と同一層に設け
られることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 - （３）メモリセルアレイとして、ラッチ形センスアンプ
に接続されたメモリセルアレイを用いることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 - （４）メモリセルアレイとして、ダイナミックＲＡＭで
使用しているメモリセルアレイを用いることを特徴とす
るとせ特許請求の範囲第１項記載の半導体記憶装置。 - （５）メモリセルアレイとして２次元に分割したメモリ
セルアレイを用い、隣接する信号線がデータ線であるこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。 - （６）ビット線、信号線、固定電位線として、上層には
金属信号線を配置し、又、下層にも金属信号線を配置し
、さらにその下層にも金属固定電位線を配置したビット
線、信号線、固定電位線を用いることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078708A JPS63244877A (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078708A JPS63244877A (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244877A true JPS63244877A (ja) | 1988-10-12 |
Family
ID=13669364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078708A Pending JPS63244877A (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244877A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028577A (en) * | 1997-01-24 | 2000-02-22 | Nec Corporation | Active-matrix type liquid-crystal display |
| US6380567B1 (en) | 1998-02-02 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
| US6614679B2 (en) | 2001-04-13 | 2003-09-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2005340857A (ja) * | 2005-08-05 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2005347591A (ja) * | 2004-06-04 | 2005-12-15 | Matsushita Electric Ind Co Ltd | スタンダードセル、スタンダードセル方式の半導体集積回路装置および半導体集積回路装置のレイアウト設計方法 |
| JP2006013537A (ja) * | 2005-08-05 | 2006-01-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7002866B2 (en) | 2001-11-20 | 2006-02-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
-
1987
- 1987-03-31 JP JP62078708A patent/JPS63244877A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028577A (en) * | 1997-01-24 | 2000-02-22 | Nec Corporation | Active-matrix type liquid-crystal display |
| US6380567B1 (en) | 1998-02-02 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
| US6614679B2 (en) | 2001-04-13 | 2003-09-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US7002866B2 (en) | 2001-11-20 | 2006-02-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JP2005347591A (ja) * | 2004-06-04 | 2005-12-15 | Matsushita Electric Ind Co Ltd | スタンダードセル、スタンダードセル方式の半導体集積回路装置および半導体集積回路装置のレイアウト設計方法 |
| JP2005340857A (ja) * | 2005-08-05 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2006013537A (ja) * | 2005-08-05 | 2006-01-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0775116B2 (ja) | 半導体記憶装置 | |
| JP3364549B2 (ja) | 半導体記憶装置 | |
| JPS64822B2 (ja) | ||
| JPH0252359B2 (ja) | ||
| JPH02134868A (ja) | 半導体記憶装置 | |
| JPS63244877A (ja) | 半導体記憶装置 | |
| JPS5884455A (ja) | 半導体記憶装置 | |
| JP4005663B2 (ja) | 半導体記憶装置 | |
| KR920010624A (ko) | 반도체기억장치 | |
| JP2000031420A (ja) | 半導体メモリ素子 | |
| JPS6055919B2 (ja) | 半導体記憶装置 | |
| US6212091B1 (en) | Semiconductor memory device having a shielding line | |
| US6091646A (en) | Method and apparatus for coupling data from a memory device using a single ended read data path | |
| US6975552B2 (en) | Hybrid open and folded digit line architecture | |
| JP2002190532A (ja) | 半導体記憶装置 | |
| JPH0625015Y2 (ja) | 半導体装置 | |
| JPH0982911A (ja) | ダイナミック型半導体記憶装置 | |
| JPH0582746A (ja) | 半導体記憶装置 | |
| JP2712079B2 (ja) | 半導体装置 | |
| JPH02263387A (ja) | ダイナミック型半導体記憶装置 | |
| JP3256620B2 (ja) | 半導体記憶装置 | |
| JP3859919B2 (ja) | 半導体記憶装置 | |
| JPH034046Y2 (ja) | ||
| JPH0793376B2 (ja) | 半導体記憶装置 | |
| JPH035670B2 (ja) |