JPS6055991B2 - 相補型ｍｏｓインバ−タ - Google Patents
相補型ｍｏｓインバ−タInfo
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- JPS6055991B2 JPS6055991B2 JP55116558A JP11655880A JPS6055991B2 JP S6055991 B2 JPS6055991 B2 JP S6055991B2 JP 55116558 A JP55116558 A JP 55116558A JP 11655880 A JP11655880 A JP 11655880A JP S6055991 B2 JPS6055991 B2 JP S6055991B2
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- Japan
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- inverter
- mos
- ratio
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- delay time
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はβ比を最適化して伝搬遅延時間の短縮化を図つ
た相補型ＭＯＳインバータに関する。
た相補型ＭＯＳインバータに関する。
第１図は相補型ＭＯＳインバータを２段構成した回路例
を示すもので、各段の上記ＭＯＳインバータはそれぞれ
ｐ型ＭＯＳトランジスタ１とｎ型ＭＯＳトランジスタ２
とを直列に接続して構成される。即ちＭＯＳトランジス
タ１、２はそのドレイン電極を共通に接続して出力端子
とし、上記両ＭＯＳトランジスタ１｜２のソース電極間
に駆動電圧ＶＤＤを印加すると共に、各ゲート電極に共
通に入力信号Ｖ、ｎを入力して相補型ＭＯＳインバータ
を構成している。このような構成の相補型ＭＯＳインバ
ータは、直流的な消費電力が小さく、論理振幅が大きい
等の優れた特徴を有する反面、一般にその動作速度、つ
まり伝搬遅延時間が長いと云う問題を有している。この
為、各種半導体電子回路の集積化に際して上記問題が大
きくクローズアップされるようになつてきた。本発明は
このような事情を考慮してなされたもので、その目的と
するところは、ＭＯＳインバータの特性パラメータであ
るβ比を最適化することによつて上述した伝搬遅延時間
に要する問題を効果的に解決して集積化を図る上ても都
合の良い実用性に富んだ相補型ＭＯＳインバータを提供
することにある。
を示すもので、各段の上記ＭＯＳインバータはそれぞれ
ｐ型ＭＯＳトランジスタ１とｎ型ＭＯＳトランジスタ２
とを直列に接続して構成される。即ちＭＯＳトランジス
タ１、２はそのドレイン電極を共通に接続して出力端子
とし、上記両ＭＯＳトランジスタ１｜２のソース電極間
に駆動電圧ＶＤＤを印加すると共に、各ゲート電極に共
通に入力信号Ｖ、ｎを入力して相補型ＭＯＳインバータ
を構成している。このような構成の相補型ＭＯＳインバ
ータは、直流的な消費電力が小さく、論理振幅が大きい
等の優れた特徴を有する反面、一般にその動作速度、つ
まり伝搬遅延時間が長いと云う問題を有している。この
為、各種半導体電子回路の集積化に際して上記問題が大
きくクローズアップされるようになつてきた。本発明は
このような事情を考慮してなされたもので、その目的と
するところは、ＭＯＳインバータの特性パラメータであ
るβ比を最適化することによつて上述した伝搬遅延時間
に要する問題を効果的に解決して集積化を図る上ても都
合の良い実用性に富んだ相補型ＭＯＳインバータを提供
することにある。
即ち本発明は従来より一般に回路素子設計上の容易さか
らβ比を１に設定していたことが必ずしも伝搬遅延時間
の短縮に寄与しないことに着目してなされたものである
。
らβ比を１に設定していたことが必ずしも伝搬遅延時間
の短縮に寄与しないことに着目してなされたものである
。
本発明の概要は、白餡電圧の絶対値および実効チャンネ
ル長を相互に等しくしたｐ型およびｎ型ＭＯＳトランジ
スタにより構成される相補型ＭＯＳインバータにおいて
上記ｐ型およびｎ型ＭＯＳトランジスタのβ比を電子の
移動度μｎと正孔の移動度μｐとの比の平方根の逆数に
設定、つまり最適化β比てあるβｍをβｍ■ ＶＩＬｐ
／μｎ に設定したところにある。
ル長を相互に等しくしたｐ型およびｎ型ＭＯＳトランジ
スタにより構成される相補型ＭＯＳインバータにおいて
上記ｐ型およびｎ型ＭＯＳトランジスタのβ比を電子の
移動度μｎと正孔の移動度μｐとの比の平方根の逆数に
設定、つまり最適化β比てあるβｍをβｍ■ ＶＩＬｐ
／μｎ に設定したところにある。
尚、β比は、実効チャンネル長をＬ）各ＭＯＳトランジ
スクのチャンネル幅をそれぞれＷｐ、Ｗｎとしたとき、
β＝（Ｗ０／ Ｌ）／（Ｗｐ／Ｌ）＝Ｗｒｖ／Ｗ。
スクのチャンネル幅をそれぞれＷｐ、Ｗｎとしたとき、
β＝（Ｗ０／ Ｌ）／（Ｗｐ／Ｌ）＝Ｗｒｖ／Ｗ。
として定義される。このβ比が従来一般に１に設定され
ることが多かつた。以下、図面を参照して本発明の詳細
を説明する。
ることが多かつた。以下、図面を参照して本発明の詳細
を説明する。
先ず相補型ＭＯＳインバータ（以下Ｃ−ＭＯＳインバー
タと略記する）の１段当りの伝搬遅延時間につき説明す
る。
タと略記する）の１段当りの伝搬遅延時間につき説明す
る。
今、第１図に示すように２段構成されたＣ−ＭＯＳイン
バータにおいて、大きさ１なる第１段目のＣ−ＭＯＳイ
ンバータによつて大きさがｘなる次段のＣ−ＭＯＳイン
バータを駆動する場合の過渡特性につき説明する。但し
、以下の説明における各種記号は次のように定業される
。ε００：ＳｌＯ２（絶縁層）の誘電率 ＴＯｘ：ＭＯＳトランジスタ１，２のゲート酸化 膜
厚Ｌ ：ＭＯＳトランジスタ１，２の実効チヤン ネ
ル長Ｗｎ：ｎ型ＭＯＳトランジスタ２のチャンネル幅Ｗ
ｐ：ｐ型ＭＯＳトランジスタ１のチャンネル幅■．Ｈｎ
：ｎ型ＭＯＳトランジスタ２の閾値電圧Ｖｔｈｐ：ｐ型
ＭＯＳトランジスタ１の閾値電圧μｎ：電子の移動度μ
ｐ：正孔の移動度 β ：Ｃ−ＭＯＳインバータのβ比（＝Ｗｎ／Ｗｐ）■
ＤＤ：電源電圧 Ｖｉｎ：Ｃ−ＭＯＳインバータへの入力電圧ＶＯェニＣ
−ＭＯＳインバータの出力力電圧Ｉｐ：ｐ型ＭＯＳトラ
ンジスタ１のドレイン電流Ｉｎ：ｎ型ＭＯＳトランジス
タ２のドレイン電流ＣＯ．．：Ｃ−ＭＯＳインバータの
出力側静電容量Ｃ−ＭＯＳインバータに第２図Ａ，ｂに
それぞれ示すようにステップ的に変化する入力電圧■Ｉ
ｎを印加したとき、その出力である反転信号が電源電圧
ＶＣ，Ｄから０．１ＶＤＤに変化するときの立下り時間
をＴｆ（Ｘ，、逆に基準電圧（０）から０．９Ｖ０Ｃ）
に変化する立上り時間をＴ，，Ｘ）とすると、Ｃ−ＭＯ
Ｓインバータの信号伝搬遅延時間τ（４）を上記各値の
平均値としてとして定業することができる。
バータにおいて、大きさ１なる第１段目のＣ−ＭＯＳイ
ンバータによつて大きさがｘなる次段のＣ−ＭＯＳイン
バータを駆動する場合の過渡特性につき説明する。但し
、以下の説明における各種記号は次のように定業される
。ε００：ＳｌＯ２（絶縁層）の誘電率 ＴＯｘ：ＭＯＳトランジスタ１，２のゲート酸化 膜
厚Ｌ ：ＭＯＳトランジスタ１，２の実効チヤン ネ
ル長Ｗｎ：ｎ型ＭＯＳトランジスタ２のチャンネル幅Ｗ
ｐ：ｐ型ＭＯＳトランジスタ１のチャンネル幅■．Ｈｎ
：ｎ型ＭＯＳトランジスタ２の閾値電圧Ｖｔｈｐ：ｐ型
ＭＯＳトランジスタ１の閾値電圧μｎ：電子の移動度μ
ｐ：正孔の移動度 β ：Ｃ−ＭＯＳインバータのβ比（＝Ｗｎ／Ｗｐ）■
ＤＤ：電源電圧 Ｖｉｎ：Ｃ−ＭＯＳインバータへの入力電圧ＶＯェニＣ
−ＭＯＳインバータの出力力電圧Ｉｐ：ｐ型ＭＯＳトラ
ンジスタ１のドレイン電流Ｉｎ：ｎ型ＭＯＳトランジス
タ２のドレイン電流ＣＯ．．：Ｃ−ＭＯＳインバータの
出力側静電容量Ｃ−ＭＯＳインバータに第２図Ａ，ｂに
それぞれ示すようにステップ的に変化する入力電圧■Ｉ
ｎを印加したとき、その出力である反転信号が電源電圧
ＶＣ，Ｄから０．１ＶＤＤに変化するときの立下り時間
をＴｆ（Ｘ，、逆に基準電圧（０）から０．９Ｖ０Ｃ）
に変化する立上り時間をＴ，，Ｘ）とすると、Ｃ−ＭＯ
Ｓインバータの信号伝搬遅延時間τ（４）を上記各値の
平均値としてとして定業することができる。
この伝搬遅延時間τ（ｘ）はＭＯＳトランジスタ１，２
の電圧・電流特性と、同トランジスタ１，２の各電極間
容量との基づいて近似的に極めて簡単化した形態で求め
ることができる。尚、この計算に際しては、トランジス
タの基本的解析モデルを用い、またサー（Ｓａｈ）らに
より導かれた下記の文献に示される式を用いるようにす
ればよい。Ｃ．Ｔ．Ｓａｈ ′６Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ０ｆｔｈｅＭｅｔ
ａ１−０ｘｉｄｅ一ＳｅｍｉｃＯｎｄｕｃｔＯｒＴｒａ
ｎｓｉｓｔＯｒｓ．′５１ＥＥＥＴｒａｒ１ｓ．Ｅ１ｅ
ｃｔ０ｒ０ｎＤｅｖｉｃｅｓＮ０１．ＥＤ−１１，ＰＰ
．３２４−３４５，ＪｕＩｙ，１３６４即ち先ず、ＭＯ
Ｓトランジスタ１，２の電圧・電流特性は次のように示
される。
の電圧・電流特性と、同トランジスタ１，２の各電極間
容量との基づいて近似的に極めて簡単化した形態で求め
ることができる。尚、この計算に際しては、トランジス
タの基本的解析モデルを用い、またサー（Ｓａｈ）らに
より導かれた下記の文献に示される式を用いるようにす
ればよい。Ｃ．Ｔ．Ｓａｈ ′６Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ０ｆｔｈｅＭｅｔ
ａ１−０ｘｉｄｅ一ＳｅｍｉｃＯｎｄｕｃｔＯｒＴｒａ
ｎｓｉｓｔＯｒｓ．′５１ＥＥＥＴｒａｒ１ｓ．Ｅ１ｅ
ｃｔ０ｒ０ｎＤｅｖｉｃｅｓＮ０１．ＥＤ−１１，ＰＰ
．３２４−３４５，ＪｕＩｙ，１３６４即ち先ず、ＭＯ
Ｓトランジスタ１，２の電圧・電流特性は次のように示
される。
（１）ｎ型ＭＯＳトランジスタでは
（ａ）非飽和領域（ＶＯェ〈■ｏ−■Ｈｎ）（ｂ）飽和
領域（ＶＯ．ｔ≧■。
領域（ＶＯ．ｔ≧■。
−■，ｎ）（Ｉｉ）ｐ型ＭＯＳトランジスタでは（ａ）
非飽和領域（ＶＯｌ〉Ｖｌｎ−■ＨＰ）
ＣＪしζ 〜胃Ｊｆ−１！υ』４Ｉノ
（ｂ）飽和領域（ＶＯ３，≦Ｖｉ．，−■，，）但し、
上記式中Ｋｎ、およびＫｐはそれぞれ次のように定義さ
れるものである。
非飽和領域（ＶＯｌ〉Ｖｌｎ−■ＨＰ）
ＣＪしζ 〜胃Ｊｆ−１！υ』４Ｉノ
（ｂ）飽和領域（ＶＯ３，≦Ｖｉ．，−■，，）但し、
上記式中Ｋｎ、およびＫｐはそれぞれ次のように定義さ
れるものである。
一方、Ｃ−ＭＯＳインバータの出力側静電容量ＣＯｕＬ
は次のように分解して表記することができる。
は次のように分解して表記することができる。
但し、ＣｐｎはＣ−ＭＯＳ，インバータの出力端子にお
けるＰｎ接合容量であり、ＣＯ、はゲート電極とソース
電極あるいはドレイン電極との重なりによる静電容量、
そしてＣ１は上記Ｃｐｎ，ＣＯｖ以外の静電容量分を示
している。
けるＰｎ接合容量であり、ＣＯ、はゲート電極とソース
電極あるいはドレイン電極との重なりによる静電容量、
そしてＣ１は上記Ｃｐｎ，ＣＯｖ以外の静電容量分を示
している。
このうち、自己整合型のＭＯＳトランジスタにあつては
、なる関係が在るから、実質的に上記Ｃ。
、なる関係が在るから、実質的に上記Ｃ。
，を無視して考えることができる。従つて、静電容量Ｃ
ｐｎとＣ１についてのみ考慮すればよいことになる。今
、Ｃ−ＭＯＳインバータの平面構成が例えば第３図に示
す如く記され、ｐ＋層３上にゲート電極４が配設されて
ｐ型ＭＯＳトランジスタ１が形成され、またｎ＋層５上
にゲート電極６が配設されなる値を得る。但し、上記容
量Ｃ。はとして示される。
ｐｎとＣ１についてのみ考慮すればよいことになる。今
、Ｃ−ＭＯＳインバータの平面構成が例えば第３図に示
す如く記され、ｐ＋層３上にゲート電極４が配設されて
ｐ型ＭＯＳトランジスタ１が形成され、またｎ＋層５上
にゲート電極６が配設されなる値を得る。但し、上記容
量Ｃ。はとして示される。
しかしてここで上記第１４式につき次のような近似を行
うことができる。同様にして として示されるから、 これを近似して なる近似化された静電容量として示すことが可能となる
。
うことができる。同様にして として示されるから、 これを近似して なる近似化された静電容量として示すことが可能となる
。
また同様な理論に従えばとしてゲート電極と基板間の静
電容量を示すことができる。
電容量を示すことができる。
但し、上記式中の記号は次のように定義される。Ｅｓｉ
：Ｓ，の誘電率 ＮＡ：基板の不純物濃度 ｑ ：電気素量（電荷） Ｖｐ：ＭＯＳトランジスタのフラットバンド電圧尚、通
常トランジスタＴｒｌ（ｎ型ＭＯＳトランジスタ２）に
おいてなる条件があるとき、 なる関係が成立するので、近似的に において Ｃｇｓｕｂ〜０ （２０） であると看做すことができる。
：Ｓ，の誘電率 ＮＡ：基板の不純物濃度 ｑ ：電気素量（電荷） Ｖｐ：ＭＯＳトランジスタのフラットバンド電圧尚、通
常トランジスタＴｒｌ（ｎ型ＭＯＳトランジスタ２）に
おいてなる条件があるとき、 なる関係が成立するので、近似的に において Ｃｇｓｕｂ〜０ （２０） であると看做すことができる。
かくしてこのような近似を各トランジスタＴｒｌ，Ｔｒ
２，Ｔｒ３，Ｔｒ４につき行うと、前記第２図Ａ，ｂに
示す如きステップ電圧における静電容量Ｃ１の寄与は次
表の如くなる。
２，Ｔｒ３，Ｔｒ４につき行うと、前記第２図Ａ，ｂに
示す如きステップ電圧における静電容量Ｃ１の寄与は次
表の如くなる。
尚、第１表は第２図ａに示すステップ信号に対するもの
で、第２表は同図ｂに示すステップ信号に対するもので
ある。尚、各ＭＯＳトランジスタ１，２の閾値電圧■，
。
で、第２表は同図ｂに示すステップ信号に対するもので
ある。尚、各ＭＯＳトランジスタ１，２の閾値電圧■，
。
、Ｖｔｈ９に対してなる定義、あるいは条件設定を行つ
ても実用的意味が失われることはない。
ても実用的意味が失われることはない。
以上のことから、出力端子における静電容量ＣＯ．は、
ステップ電圧入力Ａ，ｂに対してそれぞれ次のように示
される。
ステップ電圧入力Ａ，ｂに対してそれぞれ次のように示
される。
（１） ステップ電圧入力ニ第２図ａ・・・・・・ｔ≧
０（ＩＩ）ステップ電圧入力ニ第２図ｂ・・・・・・ｔ
≧０かくしてこのようにして導出されたデバイスモデル
に基づいて、ｐ型およびｎ型ＭＯＳトランジスタ１，２
の各閾値電圧の絶対値の大小関係に従つて場合分けする
ことによつて、ここに前述した伝搬遅延時間τ（ｘ）を
求めることが可能となる。
０（ＩＩ）ステップ電圧入力ニ第２図ｂ・・・・・・ｔ
≧０かくしてこのようにして導出されたデバイスモデル
に基づいて、ｐ型およびｎ型ＭＯＳトランジスタ１，２
の各閾値電圧の絶対値の大小関係に従つて場合分けする
ことによつて、ここに前述した伝搬遅延時間τ（ｘ）を
求めることが可能となる。
尚、ここでは新たに変数Ｎ，ｐをど定義して導入する。
先ず■Ｈｎ＜．１Ｖｔｈｐｌなる条件において伝搬遅延
Ｔｆ（Ｘ）時間は次のように示される。
Ｔｆ（Ｘ）時間は次のように示される。
これを整理して
なる値が得られる。
同様にしてこの条件における伝搬遅延Ｔｒ（Ｘ）はとな
る。
る。
この遅延時間Ｔ，，、）とＴｒ（０）とを平均仕して次
式の如く伝搬遅延時間τ，ｘ）が得られる。また、■Ｈ
ｎ〉１■ＨＰｌなる条件にあつたも、上記と全く同様に
して伝搬遅延時間τくｘ）を次のように求めることがで
きる。このように第２試および第３試で示されるＣ−Ｍ
ＯＳインバータの伝搬遅延時間τ（、）を最小とするべ
くβ．の値を選定すれば、本発明の目的が達成され、β
比の最適化が行われることになる。
式の如く伝搬遅延時間τ，ｘ）が得られる。また、■Ｈ
ｎ〉１■ＨＰｌなる条件にあつたも、上記と全く同様に
して伝搬遅延時間τくｘ）を次のように求めることがで
きる。このように第２試および第３試で示されるＣ−Ｍ
ＯＳインバータの伝搬遅延時間τ（、）を最小とするべ
くβ．の値を選定すれば、本発明の目的が達成され、β
比の最適化が行われることになる。
またこのとき最適化されたβ。がｘに依存することがな
ければインバータ列の構成に際して、その前後段のイン
バータの大きさを考慮する必要がなくなり、独自で各イ
ンバータのβ比を決定することが可能となる。そこで、
先ず、■７く１Ｖｔｈｐ１なる条件におけるβ比につい
て考えてみれば、伝搬遅延時間τ，、、を最小化するβ
比、つまりβ．は次式で与えられる。
ければインバータ列の構成に際して、その前後段のイン
バータの大きさを考慮する必要がなくなり、独自で各イ
ンバータのβ比を決定することが可能となる。そこで、
先ず、■７く１Ｖｔｈｐ１なる条件におけるβ比につい
て考えてみれば、伝搬遅延時間τ，、、を最小化するβ
比、つまりβ．は次式で与えられる。
そして、この第３１式に示されるβ．がＸに関与するこ
となく成立する条件として、次の２つの式を得る。
となく成立する条件として、次の２つの式を得る。
しかして、上記γは零となり得ないから、前記第２１式
に示される条件、つまり また を任意のＮ，ｐによ一つて満たすことはできないことが
判る。
に示される条件、つまり また を任意のＮ，ｐによ一つて満たすことはできないことが
判る。
そこで従来よソー般に、Ｃ−ＭＯＳトランジスタを製造
する際に行われているように 凰１ｒ▼
＼ν］ノと、ｐ型およびｎ型ＭＯＳトランジス
タ１，２の閾値電圧の絶対値を相互に等しく設定すれは
、前記第３試および第３３式を次のように書き改めるこ
ができる。従つて、両ＭＯＳトランジスタの各門値電圧
の絶対値を等しく設定してＣ−ＭＯＳインバータを構成
する場合、そのβ比を上記第３２ａ式に示される関係に
設定すれば、各インバータの大きさｘに依存することな
く、その伝搬遅延時間τ，、，を最小化できることが明
らかとなる。
する際に行われているように 凰１ｒ▼
＼ν］ノと、ｐ型およびｎ型ＭＯＳトランジス
タ１，２の閾値電圧の絶対値を相互に等しく設定すれは
、前記第３試および第３３式を次のように書き改めるこ
ができる。従つて、両ＭＯＳトランジスタの各門値電圧
の絶対値を等しく設定してＣ−ＭＯＳインバータを構成
する場合、そのβ比を上記第３２ａ式に示される関係に
設定すれば、各インバータの大きさｘに依存することな
く、その伝搬遅延時間τ，、，を最小化できることが明
らかとなる。
尚、上記β比の最適化については■，，ｎく１■６ｐ１
なる条件につき説明したが、Ｖｔｈｎ〉１■，，］なる
条件であつたも同様な結論が導かれる。
なる条件につき説明したが、Ｖｔｈｎ〉１■，，］なる
条件であつたも同様な結論が導かれる。
ところで、前記第３３ａ式が場合によつては成立しない
こともあり得る。このとき、を定義すれは、最適化β比
は 但し として示される。
こともあり得る。このとき、を定義すれは、最適化β比
は 但し として示される。
この場合、例えばｎ型基板、あるいはｎ−ウェルの不純
物濃度と、ｐ型基板あるいはｐ−ウェルの不純物濃度が
それぞれ５刈０１５（ｄ−３），１σ５（Ｃｍ−３とし
、ｖ＝０．２、そしてｘ＝３なる条件において８が２．
２であるとすればとして示される。これは最適なβ。に
比して５％多くなるが、遅延時間にして高々１％未満の
増加が招くだけなので、殆んど無視することが可能であ
る。かくして本発明によれば、閾値電圧の絶対値、およ
び実効チャンネル長を同じくしたｐ型およびｎ型のＭＯ
Ｓトランジスタにて構成されるＣ一ＭＯＳインバータに
おいて、そのβ比（β＝Ｗｎ／Ｗｐ）を電子および正孔
の移動度の比の平方根の逆数、つまりＶμ，／μ。
物濃度と、ｐ型基板あるいはｐ−ウェルの不純物濃度が
それぞれ５刈０１５（ｄ−３），１σ５（Ｃｍ−３とし
、ｖ＝０．２、そしてｘ＝３なる条件において８が２．
２であるとすればとして示される。これは最適なβ。に
比して５％多くなるが、遅延時間にして高々１％未満の
増加が招くだけなので、殆んど無視することが可能であ
る。かくして本発明によれば、閾値電圧の絶対値、およ
び実効チャンネル長を同じくしたｐ型およびｎ型のＭＯ
Ｓトランジスタにて構成されるＣ一ＭＯＳインバータに
おいて、そのβ比（β＝Ｗｎ／Ｗｐ）を電子および正孔
の移動度の比の平方根の逆数、つまりＶμ，／μ。
に等しく設定することによつてその伝搬遅延時間τ，、
、を最小化することが可能となる。従つて、各種半導体
電子回路の集積化に際して効果的に本発明にに係るＣ−
ＭＯＳインバータを採用することが可能となり、従来の
β比を１に設定したＣ−ＭＯＳインバータには期待する
ことのできない効果を奏する。第４図はこのように条件
設定されたＣ−ＭＯＳインバータのパターンレイアウト
の一例を示すもので、例えばｎ型単結晶シリコンを基板
として形成される。
、を最小化することが可能となる。従つて、各種半導体
電子回路の集積化に際して効果的に本発明にに係るＣ−
ＭＯＳインバータを採用することが可能となり、従来の
β比を１に設定したＣ−ＭＯＳインバータには期待する
ことのできない効果を奏する。第４図はこのように条件
設定されたＣ−ＭＯＳインバータのパターンレイアウト
の一例を示すもので、例えばｎ型単結晶シリコンを基板
として形成される。
第５図は、第４図のインバータの一点鎖線Ａ−Ｎにおけ
る断面図を示したものである。図４，５で、３０はｎ型
単結晶シリコン基板であり、２１はその中に設けられた
ｐ型のウェル（Ｗｅｌｌ）であり、ｎチャンネルトラン
ジスタはこの中に形成される。
る断面図を示したものである。図４，５で、３０はｎ型
単結晶シリコン基板であり、２１はその中に設けられた
ｐ型のウェル（Ｗｅｌｌ）であり、ｎチャンネルトラン
ジスタはこの中に形成される。
ｐチャンネルＭＯＳトランジスタのソース、ドレイン領
域を形成するｐ＋型拡散層は１１で示され、多結晶シリ
コンのゲートは１３で示される。２２は、フィールド反
転防止用のｎ一型不純物層である。
域を形成するｐ＋型拡散層は１１で示され、多結晶シリ
コンのゲートは１３で示される。２２は、フィールド反
転防止用のｎ一型不純物層である。
一方、ｎチャンネルＭＯＳトランジスタはｎ＋型拡散層
１２で示されたソース、ドレイン領域と、多結晶シリコ
ンゲート１３とから成り、ｎ型拡散層１２はｐ一型フィ
ールド反転用不純物層２３により囲まれている。ｐチャ
ンネルトランジスタのソース電極へは、金属配線１８か
らコンタクトホール１４を介して電源電圧■。ｏが供給
され、ｎチャンネルトランジスタのソース電極へは金属
配線２０からコンタクトホール１７を介して接地電位が
供給される。インバータの出力は、ｐチャンネルＭＯＳ
トランジスタのドレインからは、コンタクトホール１５
、ｎチャンネルＭＯＳトランジスタのドレインからはコ
ンタクトホール１６をそれぞれ介して金属配線１９に出
される。このような構造および特性パラメータの設定さ
れたＣ−ＭＯＳインバータによれば、例えば電子および
正孔の移動度の比は １ｉリＦ ↓▼ ？ 晶 で示されるから、最適β比は として与えられる。
１２で示されたソース、ドレイン領域と、多結晶シリコ
ンゲート１３とから成り、ｎ型拡散層１２はｐ一型フィ
ールド反転用不純物層２３により囲まれている。ｐチャ
ンネルトランジスタのソース電極へは、金属配線１８か
らコンタクトホール１４を介して電源電圧■。ｏが供給
され、ｎチャンネルトランジスタのソース電極へは金属
配線２０からコンタクトホール１７を介して接地電位が
供給される。インバータの出力は、ｐチャンネルＭＯＳ
トランジスタのドレインからは、コンタクトホール１５
、ｎチャンネルＭＯＳトランジスタのドレインからはコ
ンタクトホール１６をそれぞれ介して金属配線１９に出
される。このような構造および特性パラメータの設定さ
れたＣ−ＭＯＳインバータによれば、例えば電子および
正孔の移動度の比は １ｉリＦ ↓▼ ？ 晶 で示されるから、最適β比は として与えられる。
そして、β比が種々変化した場合、インバータの伝搬遅
延時間は例えば第６図に示すように変化する。尚、第６
図に示す特性は相対特性を示すもので、β．における最
小伝搬遅延時間をＴｄｆ３．．として示してある。そし
て、この例で示される特性は、例えばＬ＝２（μｍ），
ＶＤＤ＝５（ＶＯｌｔ），■Ｈｎ＝１Ｖｔｈｐ１＝１（
ＶＯｌｔ）なる条件にて得られる。かくしてこの特性か
ら明らかなように、β比を１に設定した従来のＣ−ＭＯ
Ｓインバータの伝搬遅延時間は、本願の如き最適化した
β比（＝β．．）のものに比して５％程度も長く、本発
明による効果が顕著であることが裏付けられる。かくし
て本発明によれば、回路仕様として設定された電源電圧
ＶＤＤｌ閾値電圧■Ｈｎ（＝１Ｖｔｈｐ１）、およびチ
ャンネル長Ｌのもとで、インバータ動作における伝搬遅
延時間τ，ｘ）を最小化することができ、Ｃ−ＭＯＳイ
ンバータ回路の高速化に寄与し得る。
延時間は例えば第６図に示すように変化する。尚、第６
図に示す特性は相対特性を示すもので、β．における最
小伝搬遅延時間をＴｄｆ３．．として示してある。そし
て、この例で示される特性は、例えばＬ＝２（μｍ），
ＶＤＤ＝５（ＶＯｌｔ），■Ｈｎ＝１Ｖｔｈｐ１＝１（
ＶＯｌｔ）なる条件にて得られる。かくしてこの特性か
ら明らかなように、β比を１に設定した従来のＣ−ＭＯ
Ｓインバータの伝搬遅延時間は、本願の如き最適化した
β比（＝β．．）のものに比して５％程度も長く、本発
明による効果が顕著であることが裏付けられる。かくし
て本発明によれば、回路仕様として設定された電源電圧
ＶＤＤｌ閾値電圧■Ｈｎ（＝１Ｖｔｈｐ１）、およびチ
ャンネル長Ｌのもとで、インバータ動作における伝搬遅
延時間τ，ｘ）を最小化することができ、Ｃ−ＭＯＳイ
ンバータ回路の高速化に寄与し得る。
また半導体の微細加工技術の進歩に伴つて、電子と正孔
との移動度の比を高精度に″且つ簡易に設定することが
できるので、上述したβ比の設定も容易に行うことがで
きる。従つて実用性にも非常に優れており、製作も容易
である。故に、今後の集積回路化に際しても絶大なる効
果を奏し得る。尚、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変形して
実施することができる。
との移動度の比を高精度に″且つ簡易に設定することが
できるので、上述したβ比の設定も容易に行うことがで
きる。従つて実用性にも非常に優れており、製作も容易
である。故に、今後の集積回路化に際しても絶大なる効
果を奏し得る。尚、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変形して
実施することができる。
図は本発明を説明する為のもので、第１図は２Ｂ段構成
されたＣ−ＭＯＳインバータの回路例を示す図、第２図
Ａ，ｂはステップ電圧入力波形を示す図、第３図は静電
容量を説明する為のＣ一ＭＯＳインバータのパターン図
、第４図は実施例を示すＣ−ＭＯＳインバータのパター
ン構成図、第５図は第４図のＡ−Ａ断面図、第６図はβ
比と伝搬遅延時間との関係を示す図である。 １・・・・・・ｐ型ＭＯＳトランジスタ、２・・・・・
・ｎ型ＭＯＳトランジスタ、３・・・・・・ｐ＋層、４
・・・・・・ゲート電極、５・・・・・・ｎ＋層、６・
・・・・・ゲート電極、１１・・・・・・ｐ＋拡散層、
１２・・・・・・ｎ＋拡散層、１３・・・・・・ゲート
電極、１４，１５，１６，１７・・・・・・コンタクト
ホール、１８，１９，２０・・・・・・金属配線、２１
・・・・・・ｐウェル、２２・・・・・・ｎ一不純物層
、２３・・・・・・ｐ不純物層、３０・・・・・・ｎ型
基板。
されたＣ−ＭＯＳインバータの回路例を示す図、第２図
Ａ，ｂはステップ電圧入力波形を示す図、第３図は静電
容量を説明する為のＣ一ＭＯＳインバータのパターン図
、第４図は実施例を示すＣ−ＭＯＳインバータのパター
ン構成図、第５図は第４図のＡ−Ａ断面図、第６図はβ
比と伝搬遅延時間との関係を示す図である。 １・・・・・・ｐ型ＭＯＳトランジスタ、２・・・・・
・ｎ型ＭＯＳトランジスタ、３・・・・・・ｐ＋層、４
・・・・・・ゲート電極、５・・・・・・ｎ＋層、６・
・・・・・ゲート電極、１１・・・・・・ｐ＋拡散層、
１２・・・・・・ｎ＋拡散層、１３・・・・・・ゲート
電極、１４，１５，１６，１７・・・・・・コンタクト
ホール、１８，１９，２０・・・・・・金属配線、２１
・・・・・・ｐウェル、２２・・・・・・ｎ一不純物層
、２３・・・・・・ｐ不純物層、３０・・・・・・ｎ型
基板。
Claims (1)
- １ 閾値電圧の絶対値および実効チャンネル長を相互に
等しくしたｐ型ＭＯＳトランジスタとｎ型ＭＯＳトラン
ジスタとからなる相補型ＭＯＳインバータにおいて、上
記ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタと
のβ比を電子の移動度および正孔の移動度の比の平方根
の逆数値に設定したことを特徴とする相補型ＭＯＳイン
バータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55116558A JPS6055991B2 (ja) | 1980-08-25 | 1980-08-25 | 相補型ｍｏｓインバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55116558A JPS6055991B2 (ja) | 1980-08-25 | 1980-08-25 | 相補型ｍｏｓインバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5740969A JPS5740969A (en) | 1982-03-06 |
| JPS6055991B2 true JPS6055991B2 (ja) | 1985-12-07 |
Family
ID=14690079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55116558A Expired JPS6055991B2 (ja) | 1980-08-25 | 1980-08-25 | 相補型ｍｏｓインバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055991B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5912679A (ja) * | 1982-07-13 | 1984-01-23 | Seiko Instr & Electronics Ltd | 携帯用液晶テレビ |
| JPS635233A (ja) * | 1986-06-25 | 1988-01-11 | Toyo Eng Works Ltd | エンジン低温始動試験用冷却装置 |
| JPS6424626A (en) * | 1987-07-21 | 1989-01-26 | Nippon Telegraph & Telephone | Digital control type variable capacitor device |
-
1980
- 1980-08-25 JP JP55116558A patent/JPS6055991B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5740969A (en) | 1982-03-06 |
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