JPH02161776A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH02161776A JPH02161776A JP63317104A JP31710488A JPH02161776A JP H02161776 A JPH02161776 A JP H02161776A JP 63317104 A JP63317104 A JP 63317104A JP 31710488 A JP31710488 A JP 31710488A JP H02161776 A JPH02161776 A JP H02161776A
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- Japan
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- mos transistor
- amplifier circuit
- differential amplifier
- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はＭＯＳトランジスタおよびこのＭＯＳトラン
ジスタを使用した差動増幅回路に関し、特にコンパレー
タやボルテージファロヮアンプなどの差動増幅回路に用
いられるＭＯＳトランジスタの構造に関する。
ジスタを使用した差動増幅回路に関し、特にコンパレー
タやボルテージファロヮアンプなどの差動増幅回路に用
いられるＭＯＳトランジスタの構造に関する。
（従来の技術）
従来のＭＯＳトランジスタのパターン形状および断面構
造を第４図（Ａ）、（Ｂ）にそれぞれ示す。図において
、１０はＭＯＳトランジスタの設計上の素子領域であり
、１２は実際に形成された素子領域（ＳＤＧ）である。
造を第４図（Ａ）、（Ｂ）にそれぞれ示す。図において
、１０はＭＯＳトランジスタの設計上の素子領域であり
、１２は実際に形成された素子領域（ＳＤＧ）である。
このように、実際の素子領域１２は、ＬＯＣＯ５法によ
り形成されるフィールド絶縁層１３のバーズビークによ
って設計値よりも減少されてしまう。このＭＯＳトラン
ジスタのチャネル長しはゲート電極層１１の幅によって
規定されるので素子領域の減少には影響されないが、そ
のチャネル幅Ｗはソースまたはドレイン領域となる拡散
層１４の幅で決まるため素子領域の減少に伴ってＷ′に
短縮される。
り形成されるフィールド絶縁層１３のバーズビークによ
って設計値よりも減少されてしまう。このＭＯＳトラン
ジスタのチャネル長しはゲート電極層１１の幅によって
規定されるので素子領域の減少には影響されないが、そ
のチャネル幅Ｗはソースまたはドレイン領域となる拡散
層１４の幅で決まるため素子領域の減少に伴ってＷ′に
短縮される。
したがって、第４図の形状のＭＯＳトランジスタは、各
素子毎にチャネル幅が異なってしまい、同一チップ上に
おいてトランジスタ特性のバラツキが生じる欠点がある
。
素子毎にチャネル幅が異なってしまい、同一チップ上に
おいてトランジスタ特性のバラツキが生じる欠点がある
。
差動増幅回路においては、オフセット電圧の発生を防止
するために各差動入力段トランジスタの電流特性を同一
に設定することが重要である。しかし、前述のような形
状のＭＯＳトランジスタを使用した場合には、チャネル
幅がそれぞれ異なってしまい電流ペア性が崩れるため、
オフセット電圧を防止することは困難である。
するために各差動入力段トランジスタの電流特性を同一
に設定することが重要である。しかし、前述のような形
状のＭＯＳトランジスタを使用した場合には、チャネル
幅がそれぞれ異なってしまい電流ペア性が崩れるため、
オフセット電圧を防止することは困難である。
そこで、チャネル幅が素子領域の減少に影響されないＭ
ＯＳトランジスタとして、第５図に示すような丸環形状
のＭＯＳトランジスタが開発されている。第５図（Ａ）
にはそのＭＯＳトランジスタのパターン形状が示されて
おり、また第５図（Ｂ）にはその断面構造が示されてい
る。第５図において、２０はＭＯＳトランジスタの設計
上の素子領域であり、２２は実際に形成された素子領域
である。このように、実際の素子領域２２はフィールド
絶縁層２３のバーズビークによって設計値よりも減少さ
れてしまうが、このＭＯＳトランジスタのチャネル長し
はゲート電極層２１の円環幅によって規定され、またチ
ャネル幅Ｗはゲート電極層２１の中心円周長によって規
定されるため、そのトランジスタ特性は素子領域の減少
に何等影響されない。
ＯＳトランジスタとして、第５図に示すような丸環形状
のＭＯＳトランジスタが開発されている。第５図（Ａ）
にはそのＭＯＳトランジスタのパターン形状が示されて
おり、また第５図（Ｂ）にはその断面構造が示されてい
る。第５図において、２０はＭＯＳトランジスタの設計
上の素子領域であり、２２は実際に形成された素子領域
である。このように、実際の素子領域２２はフィールド
絶縁層２３のバーズビークによって設計値よりも減少さ
れてしまうが、このＭＯＳトランジスタのチャネル長し
はゲート電極層２１の円環幅によって規定され、またチ
ャネル幅Ｗはゲート電極層２１の中心円周長によって規
定されるため、そのトランジスタ特性は素子領域の減少
に何等影響されない。
このＭＯＳトランジスタにおいては、例えばゲート電極
層２１内の拡散層２４がドレイン、その外側の拡散層２
５がソースとして機能する。
層２１内の拡散層２４がドレイン、その外側の拡散層２
５がソースとして機能する。
しかしながら、このような丸環形状のＭＯＳトランジス
タにおいては、ゲート電極層２１が素子領域内に独立し
て形成されるため、ゲート電極層２１と配線とのコンタ
クトをそのゲート電極層２１上に直接形成する必要があ
る。このため、そのゲート電極層の円環幅はそのコンタ
クト面積によって制限されてしまい、細く形成すること
ができない。
タにおいては、ゲート電極層２１が素子領域内に独立し
て形成されるため、ゲート電極層２１と配線とのコンタ
クトをそのゲート電極層２１上に直接形成する必要があ
る。このため、そのゲート電極層の円環幅はそのコンタ
クト面積によって制限されてしまい、細く形成すること
ができない。
これは、素子寸法の増大を招くので、集積化の妨げにな
る。また、ゲート電極が丸型であるが故に、トランジス
タの実効チャネル幅が大きくなり、チャネル幅の小さい
トランジスタを形成するのが困難である。
る。また、ゲート電極が丸型であるが故に、トランジス
タの実効チャネル幅が大きくなり、チャネル幅の小さい
トランジスタを形成するのが困難である。
（発明が解決しようとする課題）
従来のＭＯＳトランジスタにあっては、バーズビークに
よる素子領域の減少によってトランジスタ特性にバラツ
キが生じるため、差動増幅回路の差動入力段トランジス
タの電流ペア性がとれず、オフセット電圧が発生する問
題があった。また、素子領域の減少による影響を防止す
るためにＭＯＳトランジスタを丸環形状にすると、素子
寸法の増大を招く問題があった。
よる素子領域の減少によってトランジスタ特性にバラツ
キが生じるため、差動増幅回路の差動入力段トランジス
タの電流ペア性がとれず、オフセット電圧が発生する問
題があった。また、素子領域の減少による影響を防止す
るためにＭＯＳトランジスタを丸環形状にすると、素子
寸法の増大を招く問題があった。
この発明は前述の事情に鑑みなされたもので、素子の微
細化に適し、しかもバーズビークによる素子領域の減少
に影響されず所望の特性が得られるＭＯＳトランジスタ
を提供することを目的としており、さらにこのＭＯＳｌ
−ランジスタを用いることによってオフセット電圧の発
生を防止できる差動増幅回路を提供することを目的とす
る。
細化に適し、しかもバーズビークによる素子領域の減少
に影響されず所望の特性が得られるＭＯＳトランジスタ
を提供することを目的としており、さらにこのＭＯＳｌ
−ランジスタを用いることによってオフセット電圧の発
生を防止できる差動増幅回路を提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
この発明によるＭＯＳトランジスタは、第１導電型の半
導体基板と、この半導体基板に形成されたフィールド絶
縁層と、このフィールド絶縁層によって区分された素子
形成領域上に絶縁層を介して形成され、第１および第２
の開口部を有するゲート電極層と、前記第１および第２
の開口部下における前記半導体基板表面にそれぞれ形成
された第２導電型のソース領域およびドレイン領域とを
具備することを特徴とする。
導体基板と、この半導体基板に形成されたフィールド絶
縁層と、このフィールド絶縁層によって区分された素子
形成領域上に絶縁層を介して形成され、第１および第２
の開口部を有するゲート電極層と、前記第１および第２
の開口部下における前記半導体基板表面にそれぞれ形成
された第２導電型のソース領域およびドレイン領域とを
具備することを特徴とする。
さらに、この発明は、前記構成のＭＯＳトランジスタを
差動増幅回路の差動入力段トランジスタとして使用する
ことを特徴とする。
差動増幅回路の差動入力段トランジスタとして使用する
ことを特徴とする。
（作用）
この発明のＭＯＳトランジスタにあっては、第１の開口
部と第２の開口部との間隔、および各開口部の大きさに
よってチャネル長およびチャネル幅がそれぞれ規定され
る。したがって、バーズビークによる素子領域の減少に
特性が影響されないＭＯＳトランジスタを提供できる。
部と第２の開口部との間隔、および各開口部の大きさに
よってチャネル長およびチャネル幅がそれぞれ規定され
る。したがって、バーズビークによる素子領域の減少に
特性が影響されないＭＯＳトランジスタを提供できる。
このＭＯＳトランジスタを差動人力段トランジスタとし
て使用すると、電流ベア性を良好に設定できるため、差
動増幅回路のオフセット電圧を防止できる。
て使用すると、電流ベア性を良好に設定できるため、差
動増幅回路のオフセット電圧を防止できる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明の一実施例に係るＭＯＳトランジスタ
を示す。第１図（Ａ）にはそのＭＯＳトランジスタのパ
ターン形状が示されており、第１図（Ｂ）にはＩ−Ｉ線
に沿った断面構造が、また第１図（Ｃ）には■−■線に
沿った断面構造が示されている。
を示す。第１図（Ａ）にはそのＭＯＳトランジスタのパ
ターン形状が示されており、第１図（Ｂ）にはＩ−Ｉ線
に沿った断面構造が、また第１図（Ｃ）には■−■線に
沿った断面構造が示されている。
第１図において、Ｐ型シリコン基板３０にはＬＯＣＯＳ
法によってフィールド絶縁層３１が形成されており、こ
のフィールド絶縁層３１によって区分された素子領域３
３は、図示のように設計上の素子領域３２よりも寸法Ｆ
だけ減少される。Ｐ型シリコン基板３０上にはゲート絶
縁層となるシリコン酸化膜３４が形成され、さらにその
上層にはゲート電極となるポリシリコン層３５が堆積形
成されている。
法によってフィールド絶縁層３１が形成されており、こ
のフィールド絶縁層３１によって区分された素子領域３
３は、図示のように設計上の素子領域３２よりも寸法Ｆ
だけ減少される。Ｐ型シリコン基板３０上にはゲート絶
縁層となるシリコン酸化膜３４が形成され、さらにその
上層にはゲート電極となるポリシリコン層３５が堆積形
成されている。
このポリシリコン層３５は、図示のように設計上の素子
領域３２の外側にまでまたがって形成されており、また
２個の矩形状の開口部３８ａ 、 ３８ｂを有している
。これら開口部３８ａ 、 ３８ｂは、同一寸法である
。
領域３２の外側にまでまたがって形成されており、また
２個の矩形状の開口部３８ａ 、 ３８ｂを有している
。これら開口部３８ａ 、 ３８ｂは、同一寸法である
。
開口部３８ａ 、 ａｅｂ下における基板３０表面には
、ソースまたはドレインとなるＮ型拡散層３７ａ。
、ソースまたはドレインとなるＮ型拡散層３７ａ。
３７ｂがそれぞれ形成されている。
このような構造のＭＯＳトランジスタにおいては、開口
部３６ａと３６ｂとの間隔によってチャネル長しが規定
され、またそれら開口部Ｈａ 、 ３６ｂの寸法によっ
てチャネル幅Ｗが規定される。したがって、バーズビー
クによる素子領域の減少に影響されずに、所望のトラン
ジスタ特性が得られる。
部３６ａと３６ｂとの間隔によってチャネル長しが規定
され、またそれら開口部Ｈａ 、 ３６ｂの寸法によっ
てチャネル幅Ｗが規定される。したがって、バーズビー
クによる素子領域の減少に影響されずに、所望のトラン
ジスタ特性が得られる。
しかも、ゲート電極層３５は、設計上の素子領域３２の
外側にまでまたがって形成することができるので、素子
寸法の増大なしに充分なコンタクト面積を容易に得るこ
とができる。
外側にまでまたがって形成することができるので、素子
寸法の増大なしに充分なコンタクト面積を容易に得るこ
とができる。
第２図にこの発明の第２の実施例に係るＭＯＳトランジ
スタを示す。第２図（Ａ）にはＭＯＳトランジスタのパ
ターン形状が示されており、第２図（Ｂ）にはそのＩ−
１線に沿った断面構造が示されている。
スタを示す。第２図（Ａ）にはＭＯＳトランジスタのパ
ターン形状が示されており、第２図（Ｂ）にはそのＩ−
１線に沿った断面構造が示されている。
第２図において、Ｐ型シリコン基板４０にはＬＯＣＯ３
法によってフィールド絶縁°層４１が形成されており、
このフィールド絶縁層４１によって区分された素子領域
４３は、図示のように設計上の素子領域４２よりも寸法
Ｆだけ減少される。Ｐ型シリコン基板４０上にはゲート
絶縁層となるシリコン酸化膜４４が形成され、さらにそ
の上層にはゲート電極となるポリシリコン層４５が堆積
形成されている。
法によってフィールド絶縁°層４１が形成されており、
このフィールド絶縁層４１によって区分された素子領域
４３は、図示のように設計上の素子領域４２よりも寸法
Ｆだけ減少される。Ｐ型シリコン基板４０上にはゲート
絶縁層となるシリコン酸化膜４４が形成され、さらにそ
の上層にはゲート電極となるポリシリコン層４５が堆積
形成されている。
このポリシリコン層４５は、図示のように設計上の素子
領域４２よりも内側に形成されており、また４個の矩形
状の開口部４８ａ 、 ４８ｂ 、 ４８ｃ 、 ４（
ｉｄを有している。これら開口部４６ａ 、 ４６ｂ
、 ４６ｃ 、 ４０ｄは、−辺がＷの同一寸法である
。
領域４２よりも内側に形成されており、また４個の矩形
状の開口部４８ａ 、 ４８ｂ 、 ４８ｃ 、 ４（
ｉｄを有している。これら開口部４６ａ 、 ４６ｂ
、 ４６ｃ 、 ４０ｄは、−辺がＷの同一寸法である
。
開口部４６ａ 、 ４６ｂ 、 ４８ｃ 、 ４６ｄ下
における基板４０表面には、ソースまたはドレインとな
るＮ型拡散層がそれぞれ形成されており、第２図には開
口部４１３ｃ 、 ４６ｄに対応する拡散層４７ｃ 、
４７ｄだけが示されている。
における基板４０表面には、ソースまたはドレインとな
るＮ型拡散層がそれぞれ形成されており、第２図には開
口部４１３ｃ 、 ４６ｄに対応する拡散層４７ｃ 、
４７ｄだけが示されている。
このＭＯＳトランジスタにおいて、開口部４６ａ。
４６ｂ下の拡散層をソース、開口部４Ｇｃ 、 ４６ｄ
下の拡散層をドレインとした場合には、開口部４６ａ。
下の拡散層をドレインとした場合には、開口部４６ａ。
４［ｉｂと開口部４［ｉｃ 、 ４（ｉｄとの間隔Ｌｌ
がチャネル長となり、チャネル幅は２Ｗとなる。また、
開口部４Ｇａ 、 ４１３ｄ下の拡散層をソース、開口
部４６ｂ。
がチャネル長となり、チャネル幅は２Ｗとなる。また、
開口部４Ｇａ 、 ４１３ｄ下の拡散層をソース、開口
部４６ｂ。
４１３ｃ下の拡散層をドレインとした場合には、チャネ
ル長はＬｌであるがそのチャネル幅は４Ｗとなる。
ル長はＬｌであるがそのチャネル幅は４Ｗとなる。
このように、この第２の実施例においても、ゲト電極と
なるポリシリコン層４５に設ける開口部によってチャネ
ル長およびチャネル幅を規定できるので、バーズビーク
による素子領域の減少によらず所望のトランジスタ特性
を得ることができる。
なるポリシリコン層４５に設ける開口部によってチャネ
ル長およびチャネル幅を規定できるので、バーズビーク
による素子領域の減少によらず所望のトランジスタ特性
を得ることができる。
また、このように素子領域４３よりも内側にポリシリコ
ン層４５が形成されてる場合には、ポリシリコン層４５
の外周囲下における基板４０表面にもＮ型拡散層４８が
形成されてしまうが、この拡散層４８には電圧が印加さ
れないためトランジスタ特性に影響はない。
ン層４５が形成されてる場合には、ポリシリコン層４５
の外周囲下における基板４０表面にもＮ型拡散層４８が
形成されてしまうが、この拡散層４８には電圧が印加さ
れないためトランジスタ特性に影響はない。
尚、第２の実施例では開口部４８ａ 、 ４８ｂ 、
４６ｃ 。
４６ｃ 。
４８ｄが同一寸法である場合を説明したが、これらは特
に同一寸法でなくてもよい。
に同一寸法でなくてもよい。
第３図は第１図および第２図に示した構造のＭＯＳトラ
ンジスタを差動人力トランジスタとして使用した差動増
幅回路の構成の一例である。
ンジスタを差動人力トランジスタとして使用した差動増
幅回路の構成の一例である。
この差動増幅回路において、電源ＶＤＤ端子とノードＮ
１間には定電流源５０が接続されている。ノードＮｌと
ノードＮ２間には各々のゲートに入力信号Ｖ ｉｎｌが
供給されるＰチャネルＭＯＳトランジスタＱｌ、Ｑ２が
並列接続されており、またノードＮ１とノードＮ３間に
は各々のゲートに入力信号Ｖ１ｎ２が供給されるＰチャ
ネルＭＯＳトランジスタＱ３．Ｑ４が並列接続されてい
る。ノードＮ２およびＮ３は、ＮチャネルＭＯＳトラン
ジスタＱ５．Ｑ（ｉより構成されるカレントミラー回路
６０を介して接地されている。そして、ノードＮ２の電
位が出力信号Ｖ ｏｕｔとして取出される。
１間には定電流源５０が接続されている。ノードＮｌと
ノードＮ２間には各々のゲートに入力信号Ｖ ｉｎｌが
供給されるＰチャネルＭＯＳトランジスタＱｌ、Ｑ２が
並列接続されており、またノードＮ１とノードＮ３間に
は各々のゲートに入力信号Ｖ１ｎ２が供給されるＰチャ
ネルＭＯＳトランジスタＱ３．Ｑ４が並列接続されてい
る。ノードＮ２およびＮ３は、ＮチャネルＭＯＳトラン
ジスタＱ５．Ｑ（ｉより構成されるカレントミラー回路
６０を介して接地されている。そして、ノードＮ２の電
位が出力信号Ｖ ｏｕｔとして取出される。
この差動増幅回路において、差動入力トランジスタとし
て使用されるトランジスタＱ１〜Ｑ４は前述の第１図ま
たは第２図の構造を有している。
て使用されるトランジスタＱ１〜Ｑ４は前述の第１図ま
たは第２図の構造を有している。
したがって、各トランジスタのデイメンジョンすなわち
チャネル長およびチャネル幅にバラツキがなくなる。さ
らに、隣接して形成されるトランジスタＱｌ、Ｑ３に対
してそれぞれ別の入力信号を与え、また隣接して形成さ
れるトランジスタＱ２゜Ｑ４に対しても別の入力信号を
与えているので、入力信号Ｖｌｎｌ側の差動トランジス
タとＶ ｉｎＺ側の差動トランジスタ間におけるしきい
値電圧のバラツキも減少できる。したがって、差動人力
トランジスタの電流ベア性を良好にすることができ、オ
フセット電圧の発生を防止することができる。
チャネル長およびチャネル幅にバラツキがなくなる。さ
らに、隣接して形成されるトランジスタＱｌ、Ｑ３に対
してそれぞれ別の入力信号を与え、また隣接して形成さ
れるトランジスタＱ２゜Ｑ４に対しても別の入力信号を
与えているので、入力信号Ｖｌｎｌ側の差動トランジス
タとＶ ｉｎＺ側の差動トランジスタ間におけるしきい
値電圧のバラツキも減少できる。したがって、差動人力
トランジスタの電流ベア性を良好にすることができ、オ
フセット電圧の発生を防止することができる。
尚、前述のＭＯＳトランジスタ構造はＰチャネルトラン
ジスタおよびＮチャネルトランジスタのいずれにも適用
可能であることは勿論である。
ジスタおよびＮチャネルトランジスタのいずれにも適用
可能であることは勿論である。
［発明の効果］
以上のように、この発明によれば、素子の微細化に適し
、しかもバーズビークによる素子領域の減少に影響され
ず所望の特性が得られるＭＯＳトランジスタが提供され
る。また、このＭＯＳトランジスタを用いることによっ
てオフセ・ソト電圧の発生を防止できる差動増幅回路が
実現できる。
、しかもバーズビークによる素子領域の減少に影響され
ず所望の特性が得られるＭＯＳトランジスタが提供され
る。また、このＭＯＳトランジスタを用いることによっ
てオフセ・ソト電圧の発生を防止できる差動増幅回路が
実現できる。
第１図はこの発明の第１の実施例に係るＭＯＳトランジ
スタの構造を示す図、第２図はこの発明の第２の実施例
に係るＭＯＳトランジスタの構造を示す図、第３図は第
１図または第２図のＭＯＳトランジスタを使用した差動
増幅回路の構成の一例を示す回路図、第４図および第５
図はそれぞれ従来のＭＯＳトランジスタの構造を示す図
である。 ３０・・・半導体基板、３１・・・フィールド絶縁層、
３５・・・ゲート電極層、３８ａ 、 ３６ｂ 、・・
開口部、３７ａ 、 ３７ｂ・・・拡散層。 出願人代理人 弁理士 鈴江武彦 第１図
スタの構造を示す図、第２図はこの発明の第２の実施例
に係るＭＯＳトランジスタの構造を示す図、第３図は第
１図または第２図のＭＯＳトランジスタを使用した差動
増幅回路の構成の一例を示す回路図、第４図および第５
図はそれぞれ従来のＭＯＳトランジスタの構造を示す図
である。 ３０・・・半導体基板、３１・・・フィールド絶縁層、
３５・・・ゲート電極層、３８ａ 、 ３６ｂ 、・・
開口部、３７ａ 、 ３７ｂ・・・拡散層。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (3)
- （１）第１導電型の半導体基板と、 この半導体基板に形成されたフィールド絶縁層と、 このフィールド絶縁層によって区分された素子形成領域
上に絶縁層を介して形成され、第１および第２の開口部
を有するゲート電極層と、前記第１および第２の開口部
下における前記半導体基板表面にそれぞれ形成された第
２導電型のソース領域およびドレイン領域とを具備する
ことを特徴とするＭＯＳトランジスタ。 - （２）前記ゲート電極層はさらに第３および第４の開口
部を有し、これら第３および第４の開口部下における前
記半導体基板表面にも第２導電型のソース領域およびド
レイン領域がそれぞれ形成されていることを特徴とする
請求項１記載のＭＯＳトランジスタ。 - （３）請求項１記載のＭＯＳトランジスタを差動入力段
のトランジスタとして使用したことを特徴とする差動増
幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317104A JPH079989B2 (ja) | 1988-12-15 | 1988-12-15 | 差動増幅回路 |
| DE89123063T DE68910648T2 (de) | 1988-12-15 | 1989-12-13 | MOS-Transistor und Differentialverstärker mit niedrigem Offset. |
| EP89123063A EP0373631B1 (en) | 1988-12-15 | 1989-12-13 | MOS transistor and differential amplifier circuit with low offset |
| KR1019890018559A KR920010672B1 (ko) | 1988-12-15 | 1989-12-14 | Mos트랜지스터 및 이 mos트랜지스터를 사용한 차동증폭회로 |
| US07/658,461 US5200637A (en) | 1988-12-15 | 1991-02-22 | MOS transistor and differential amplifier circuit with low offset |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317104A JPH079989B2 (ja) | 1988-12-15 | 1988-12-15 | 差動増幅回路 |
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| JPH079989B2 JPH079989B2 (ja) | 1995-02-01 |
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Families Citing this family (2)
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Citations (2)
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Patent Citations (2)
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