JPS6056009B2 - 利得制御回路 - Google Patents

Description

【発明の詳細な説明】 本発明は差動、又は双差動形式に接続された増幅器の
任意のコレクタ端子から、出力を取り出し上記差動又は
双差動増幅器のベースに利得制御電圧を印加して利得制
御を行う利得制御回路に関する。

第１図は、従来の利得制御回路の一例を示す回路図で
ある。

第１図つまり端子ａを、入力端子とし、端子ｃを出力端
子とするトランジスタ１による増幅器において、トラン
ジスタ９のベースに加えられる利得制御電圧によつて差
動増幅トランジスタ３、４のベース間印加電圧は変化せ
られ、従つて負荷抵抗Ｒ１５に生ずる信号出力電圧に対
するトランジスタ１のベースに加わる信号入力電圧の比
、つまり増幅器の電圧利得が制御される。ここで端子ｃ
から取り出された出力信号は、任意の増幅器１００で増
幅され、さらに整流回路２００で直流信号になり、これ
が第１図に示される利得制御回路のｇ端子に加わる場合
、入力端子ａに加わる入力信号電圧が、増加の方向に対
し端子ｇに加わる直流信号電圧も又増加する方向に、端
子ｃ以降の電圧増幅器及び整流回路を設計する事により
Ｍ℃回路が設計できる。従来の利得制御回路の特徴は、
端子ｇに加わり、負荷抵抗Ｒ１５を流れるバイアス電流
を変化して、利得制御する事にある。なお第１図の例で
は通常端子ｄのバイアス端子ｃのバイアスより高くえら
ばれ端子ｇに制御電圧が加わらない場合トランジスタ４
はカットオフとなつて最大利得で動作するよう動作点が
設定される。 さて、ここで第１図に示される従来の利
得制御回路の問題について述べる。

まず、第一は制御電圧に含まれる雑音の影響を受けやす
く又、利得制御回路から発生する内部雑音も大きく、出
力端子ｃにおける信号雑音比（Ｓ／Ｎ）があまり取れな
い事てある。即ち利得制御端子ｇに加わる外部雑音はト
ランジスタ９の相互コンダクタンス及び抵抗Ｒｌ９の積
倍に増幅されて、差動増幅器トランジスタ３，４のベー
ス入力端子に生じ、さらに抵抗Ｒｌ９て発生する雑音と
加算され、出力端子ｃに雑音として出力される。従つて
入力端子ａにおける信号対雑音比に対し、上記の雑音分
だけ信号雑音比は悪化する。第二に利得制御のきき始め
る制御電圧の設定がむつかしく、しかも自動利得制御回
路（ＡＧＣ）のループ利得及び利得制御のきき始める制
御電圧の任意な設定が困難である事である。

即ち利得制御がきき始める入力制御信号レベルは、トラ
ンジスタ９のコレクタ電流が流れ始める点及び抵抗Ｒｌ
９で決定される。この利得制御がきき始める入力制御信
号レベルを小さくするには抵抗Ｒｌ８を小さく又は、抵
抗Ｒｌ９を大きく設定すれば良い。しかしながら、この
ように抵抗Ｒｌ８とＲｌ９との抵抗値に利得制御がきき
始める入力制御信号レベルが依存しているので、これら
抵抗の抵抗値の製造バラツキの影響を受けやすい。特に
、集積回路上ではこの製造バラツキの影響は避けられず
、利得制御がきき始める入力制御信号レベルの設定はむ
つかしい。しかも、この設定は同時に抵抗Ｒｌ８と抵抗
Ｒｌ９の比を大きくし、この部分のＡＧＣループ利得を
増加させてしまう。従つて、第１図に示される様な利得
制御回路を、種々の自動利得制御回路に使用する場合に
必要とされる自動利得制御のきき始める入力信号レベル
（入力制御電圧に比例）とＡＣＣループ利得とを任意に
設計できない。第１図に示される従来の利得制御回路は
上述の如き問題があるが、これは又従属的に関連してい
る。

即ち第一の問題に対しては、第二に述べた自動利得制御
回路の利得を下げる事によつて、或る程度改善できるが
、一方、この為自動利得制御（ＡＧＣ）のかかり始める
入力信号レベルの設定に制約を受ける事となり、両立は
極めて困難である。本発明の目的は、上述の第一および
第二の問題点を一挙に解決する利得制御回路を提供する
ものである。

本発明による利得制御回路は、エミッタが共通に接続さ
れた第１および第２のトランジスタを含む差動増幅回路
と、該差動増幅回路の共通エミッタに入力信号を加える
手段と差動形式に接続された第３および第４のトランジ
スタを含み、負荷としてマルチエミッタトランジスタを
有する利得制御部とを有し、前記第３および第４のトラ
ンジスタの少くとも一方のベースには利得制御電圧が与
えられ、前記第１および第２のトランジスタの各ベース
には、前記マルチエミッタトランジスタの各エミッタが
接続されており、前記第１および第２のトランジスタの
少くとも一方のコレクタから出力を得ることを特徴とし
ている。

次に図面を参照して本発明をより詳細に説明する。

本発明による利得制御回路の実施例を第２図に示す。

第２図において、トランジスタ１，３，４及び抵抗１１
，１５は第１図のトランジスタ１，３，牡及び抵抗１１
，１５に対応する。又、第２図の端子Ａ，ｂ，ｃ，ｆ，
ｋは第１図のＡ，ｂ，ｃ，ｆ，ｋに対応する。トランジ
スタ１０がトランジスタ９と差動的に付加されており、
これらトランジスタ９，１０のエミッタは抵抗２０，２
１を夫々介して電流源抵抗１８に接続されている。差動
接続トランジスタ９，１０の負荷としては、二つのエミ
ッタを有するマルチエミッタトランジスタ１７が設けら
れており、このトランジスタの二つのエミッタ電圧はト
ランジスタ３，４のベースに夫々供給されている。トラ
ンジスタ３のベースはさらに抵抗２２を介して端子Ｋに
接続されている。トランジスタ１７のコレクタは端子ｂ
に接続されている。第２図に示される本発明回路の特徴
は、端子ｃに得られる出力は適当な増幅器１００及ひ整
流回路２００を介して差動増幅器、トランジスタ９，１
０のベース端子ｇ又はｈに印加され、この利得制御電圧
の変化は、所定のバイアス電圧に設定された端子ｄを基
準としたマルチエミッタホロワトランジスタ１７のベー
スと一方のエミッタとの間の電圧の差の変化として検出
され、差動増幅器のトランジスタ３，４を通して、負荷
抵抗Ｒｌ５を流れる信号電流を変化して利得制御する事
にある。

この時端子ｇ又はｈのうち利得制御電圧の与えられない
端子と端子ｆとは一定のバイアス電圧が与えられるが、
同図では省略されている。次の第２図に示される本発明
による利得制御回路の利点を述べる。第一に信号対雑音
比（Ｓ／Ｎ）特性が第１図に示される従来の利得制御回
路に比較して大幅に改善されることである。即ち、第２
図において、差動増幅器を構成するトランジスタ３，４
のベース端子は、基準電圧印加端子ｄ（交流的にアース
されている）にベースが接続されたマルチエミッタホロ
ワトランジスタ１７に接続されており、ここで発生する
雑音は、従来回路第１図ては一般に比較的大きな（数Ｋ
Ω）抵抗Ｒｌ９による雑音であるのに対し非常に低イン
ピーダンスであるエミッタホロワトランジスタ１７のエ
ミッタ抵抗（コレクタ電流が１ｍＡのとき２６Ωである
）による為、例えば従来の数１００分の１というように
、大幅にできる。第二に本発明による利得制御回路は、
ＡＧＣループ利得と利得制御のきき始める制御電圧とを
任意に独立レＣ設定する事ができる利点がある。

即ち、利得制御が行なわれ始める入力信号電圧値は、後
述するように、比較電圧端子ｈ又はｇのいずれか一方に
加えられるバイアス電圧によつて任意に設定する事がで
きるが、この時比較電圧端子ｈ又はノｇの他方に加えら
れるＡＧＣ電圧は増幅回路１００と整流回路２００とで
比較電圧端子ｈ又はｇのいずれかに一方に加えられるバ
イアス電圧とは独立に作られるので、このバイアス電圧
の設定がＡＧＣループ利得を変えることはない。よつて
、ＡＧＣループ利得と利得制御のきき始める制御電圧と
を独立して設定することができる。第三に、本発明によ
る利得制御回路は従来の利得制御回路（第１図）に比較
して、利得制御のききはじめる入力制御信号電圧値は、
トランジスタ９と１０とが差動増幅器を構成しているの
で、比較電圧端子ｈ又はｇのいずれか一方に与えられる
．バイアス電圧で決められる。このバイアス電圧よりも
比較電圧端子ｈ又はｇの他方に加えられるＮ℃電圧が大
きくなると利得制御がきき始める。従つて、この利得制
御のきき始める電圧を抵抗値等の製造バラツキの影響を
受けずに決めることができる。また、このバイアス電圧
がＡＧＣ電圧と同じ温度特性を持つようにしておくと、
利得制御特性が温度変化の影響を受けることがない。即
ち、第２図における利得制御回路ではトランジスタ９，
１０及びトランジスタ３，４が各々差動形式で構成され
、トランジスタ１７はマルチエミッタトランジスタであ
るので、各トランジスタの温度特性を均一にすれば、端
子Ｇ，ｈに印加される制御電圧に対してて利得制御回路
の動作が温度補償される。ここで、各トランジスタの温
度特性を均一にする為には、本発明の回路をこれらのト
ランジスタを同一半導体チップ上に形成する半導体集積
回路上で構成する事等によつて、比較的容易にできるが
、この手段によつて各素子の特性のバラツキも小さくで
き、従つて利得制御のきき始める入力信号電圧のバラツ
キも小さくできる。また、トランジスタ９，１０および
マルチエミッタトランジスタ１７それぞれのエミッタ面
積比を変える事で利得制御特性を自由に設定する事がで
きる。この様に本発明による利得制御回路を使用する事
によつて、優れた諸特性を有する自動利得制御（ＡＧＣ
）回路が容易に設計できる。

さらに、本実施例の構成によれば、トランジスタ９，１
０のエミッタが抵抗２０，２１を介して電流源抵抗１８
に接続されているので、利得制御回路のループ利得を任
意に下げることができるし、マルチエミッタトランジス
タ１７は単一のベース領域内に２つのエミッタ領域が形
成されるので、これら２つのエミッタに得られる出力の
電気的特性は非常に一致しており、しかもこの一致性は
製造バラツキの影響を得ることがない。

従つて、利得制御されていない状態でのトランジスタ３
，４とのベース電圧は等しく、比較電圧ｇ（５ｈに加わ
るバイアス電圧とＡＧＣ電圧とで決まる利得制御のきき
始めが忠実に出力に表われることとなる。

【図面の簡単な説明】

第１図は従来の利得制御回路を示す回路図てある。 第２図は本発明の一実施例を示す回路図である。１，３
，４，９，１０および１７・・・・・・トランジスタ、
１１，１５，２０〜２１・・・・・・抵抗、ａ・・・・
・・信号入力端子、ｂ・・・・・・電源電圧供給端子、
ｃ・・・・・・信号出力端子、Ｄ，ｅ，ｆ・・・・・・
直流バイアス端子、Ｇ，ｈ・・・・・・利得制御電圧印
加端子、ｋ・・・・・・接地端子。

Claims (1)

1. 【特許請求の範囲】 １ エミッタが共通に接続された第１および第２のトラ
   ンジスタを含む差動増幅回路と、該差動増幅回路の共通
   エミッタに入力信号を加える手段と差動形式に接続され
   た第３および第４のトランジスタを含み、負荷としてマ
   ルチエミッタトランジスタを有する利得制御部とを有し
   、前記第３および第４のトランジスタの少くとも一方の
   ベースには利得制御電圧が与えられ、前記第１および第
   ２のトランジスタの各ベースには前記マルチエミッタト
   ランジスタの各エミッタが接続されており、前記第１お
   よび第２のトランジスタの少くとも一方のコレクタから
   出力を得ることを特徴とする利得制御回路。 ２ 前記第３のトランジスタのコレクタに前記マルチエ
   ミッタトランジスタの一つのエミッタが接続され、前記
   第４のトランジスタのコレクタは電源に接続されている
   ことを特徴とする特許請求の範囲第１項記載の利得制御
   回路。