JPS5812412A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS5812412A JPS5812412A JP4979582A JP4979582A JPS5812412A JP S5812412 A JPS5812412 A JP S5812412A JP 4979582 A JP4979582 A JP 4979582A JP 4979582 A JP4979582 A JP 4979582A JP S5812412 A JPS5812412 A JP S5812412A
- Authority
- JP
- Japan
- Prior art keywords
- gain control
- control circuit
- trs
- transistor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は差動、又は双差動形式に接続された増幅器の任
意のコレクタ端子から、出力を取抄出し上記差動又は双
差動増幅器のベース忙利得制御電圧を印加して利得制御
を行う利得制御回路に関する。
意のコレクタ端子から、出力を取抄出し上記差動又は双
差動増幅器のベース忙利得制御電圧を印加して利得制御
を行う利得制御回路に関する。
第１図は、従来の利得制御回路の一例を示す回路図であ
る。第１図つまり端子１を、入力端子とし、端子Ｃを出
力端子とするトランジスタ１による増幅器において、ト
ランジスタ９０ペースに加えられる利得制御電圧によっ
て差動増幅トランジスタ３．４０ペ一ス間印加電圧は変
化せられ、従って負荷抵抗Ｒ１５に生ずる信号出力電圧
に対するトランジスタｌのベースに加わる信号入力電圧
の比、つまり増幅器の電圧利得が制御される。ζこで端
子Ｃから取抄出され九出力信号は、任意の増幅器１００
で増幅され、さらに整流側路２００で直流信号になり、
これが第１図に示イれる利得制御回路のｇｌｌ子に加わ
る場合、入力端子ＩＫ加わる入力信号電圧が、増加の方
向に対し端子ｇＫ加わる直流信号電圧も又増加する方向
に、端子Ｃ以降の電圧増幅器及び整流回路を設計する事
によりＡＧＣ回路が設計できる。従来の軍！得制御回路
の特徴は、端子ｇＫ加わゐ制御電圧の変化が所定のバイ
アス電圧に設定された端子ｄ１ ｅからの抵抗Ｒ１９の
電圧降下の変化として差動増幅器トランジスタ３．４０
ペースに加わり、負荷抵抗Ｒ１５を流れるバイアス電流
を変化して、利得制御する事にある。な診第１図の例で
は通常端子ｄのバイアスは端子Ｃのバイアスより高くえ
らばれ端子ｇに制御電圧が加わらない場合トランジスタ
４祉カツトオフとなって最大利得で動作するよう動作点
が設定される。
る。第１図つまり端子１を、入力端子とし、端子Ｃを出
力端子とするトランジスタ１による増幅器において、ト
ランジスタ９０ペースに加えられる利得制御電圧によっ
て差動増幅トランジスタ３．４０ペ一ス間印加電圧は変
化せられ、従って負荷抵抗Ｒ１５に生ずる信号出力電圧
に対するトランジスタｌのベースに加わる信号入力電圧
の比、つまり増幅器の電圧利得が制御される。ζこで端
子Ｃから取抄出され九出力信号は、任意の増幅器１００
で増幅され、さらに整流側路２００で直流信号になり、
これが第１図に示イれる利得制御回路のｇｌｌ子に加わ
る場合、入力端子ＩＫ加わる入力信号電圧が、増加の方
向に対し端子ｇＫ加わる直流信号電圧も又増加する方向
に、端子Ｃ以降の電圧増幅器及び整流回路を設計する事
によりＡＧＣ回路が設計できる。従来の軍！得制御回路
の特徴は、端子ｇＫ加わゐ制御電圧の変化が所定のバイ
アス電圧に設定された端子ｄ１ ｅからの抵抗Ｒ１９の
電圧降下の変化として差動増幅器トランジスタ３．４０
ペースに加わり、負荷抵抗Ｒ１５を流れるバイアス電流
を変化して、利得制御する事にある。な診第１図の例で
は通常端子ｄのバイアスは端子Ｃのバイアスより高くえ
らばれ端子ｇに制御電圧が加わらない場合トランジスタ
４祉カツトオフとなって最大利得で動作するよう動作点
が設定される。
さて、ここで第１図に示される従来の利得制御回路の問
題について述べる。まず、第一は制御電圧Ｋｔすれる雑
音の影響を受けやすく又、利得制御回路から発生する内
部雑音４大きく、出力端子Ｃにおける信号給音比（８／
Ｎ）があまり取れない事である。即ち利得制御端子ｇに
おいで部生する内部雑音及び端子ｇに加わる外部雑音は
トランジスタ９の相互コンダクタンス及び抵抗Ｒ１９の
横倍に増幅されて、差動増幅器トランジスタ３．４のペ
ース入力端子に生じ、さらに抵抗Ｒ１９で発生する雑音
と、加算され、出力端子ｃＫ雑音として出力される。従
って入力端子ａにおける信号対雑音比に対し、上記の維
音分だけ信号対雑音比は悪化する。
題について述べる。まず、第一は制御電圧Ｋｔすれる雑
音の影響を受けやすく又、利得制御回路から発生する内
部雑音４大きく、出力端子Ｃにおける信号給音比（８／
Ｎ）があまり取れない事である。即ち利得制御端子ｇに
おいで部生する内部雑音及び端子ｇに加わる外部雑音は
トランジスタ９の相互コンダクタンス及び抵抗Ｒ１９の
横倍に増幅されて、差動増幅器トランジスタ３．４のペ
ース入力端子に生じ、さらに抵抗Ｒ１９で発生する雑音
と、加算され、出力端子ｃＫ雑音として出力される。従
って入力端子ａにおける信号対雑音比に対し、上記の維
音分だけ信号対雑音比は悪化する。
第二に自動利得制御回路（ＡＧＣ）のループ利得及び利
得制御のきき始める制御電圧の任意な設定が困難である
事である。即ち利得制御がきき始める入力制御信号レベ
ルは、トランジスタ９のコレクタ電流が流れ始める点及
び抵抗Ｒ１９で決定され、このレベルを小さくするＫは
抵抗Ｒ１８を小さく又は、抵抗Ｒ１９を大きく設定すれ
ば済むが、この設定は同時に抵抗Ｒ１８と抵抗Ｒ１９の
比を大きくし、この部分のＡＧＣループ利得を増加させ
てし１う。
得制御のきき始める制御電圧の任意な設定が困難である
事である。即ち利得制御がきき始める入力制御信号レベ
ルは、トランジスタ９のコレクタ電流が流れ始める点及
び抵抗Ｒ１９で決定され、このレベルを小さくするＫは
抵抗Ｒ１８を小さく又は、抵抗Ｒ１９を大きく設定すれ
ば済むが、この設定は同時に抵抗Ｒ１８と抵抗Ｒ１９の
比を大きくし、この部分のＡＧＣループ利得を増加させ
てし１う。
従って、第１図に示される様な利得制御回路を、種々の
自動利得制御回路に使用する場合に必要とされる自動利
得制御のきき始める入力信号レベル（入力制御電圧に比
例）とＡＧＣルーグ利得とを任意に設計できない。
自動利得制御回路に使用する場合に必要とされる自動利
得制御のきき始める入力信号レベル（入力制御電圧に比
例）とＡＧＣルーグ利得とを任意に設計できない。
第１図に示される従来の利得制御回路は上述の如き問題
があるが、これは又従属的に関連している。即ち第一の
問題に対しては、第二に述べた自動利得制御回路の利得
を下げる事によって、成る種度改善できるが、一方、こ
の為自動利得制御（ＡＧＣ）のかかり始める入力金号レ
ベルの設定に制約を受ける事となり、両立は極めて困難
である。
があるが、これは又従属的に関連している。即ち第一の
問題に対しては、第二に述べた自動利得制御回路の利得
を下げる事によって、成る種度改善できるが、一方、こ
の為自動利得制御（ＡＧＣ）のかかり始める入力金号レ
ベルの設定に制約を受ける事となり、両立は極めて困難
である。
本発明は、上述の第一および、第二の問題点を一挙に解
決する利得制御回路を提供するものである。
決する利得制御回路を提供するものである。
次に図面を参照して本発明の原理を詳＃ｌＫ説明する。
本発明による利得制御回路の原理図を第２図に示す。第
２図において、トランジスタ１．３．４及び抵抗１１Ｓ
１５社第１図のトランジスタ１ｓ３＝４及び抵抗１１，
１５に対応する。又、第２図の端子”％ ｂ％ ’％
ｉ、ｋは第１図の”Ｓｂ％ ’％ １％ｋＫ対応す
る。トランジスタｌＯがトランジスタ９と差動的に付加
されており、これらトランジスタ９．１０の負荷には定
電圧がペースに加えられたトランジスタ７．８がそれぞ
れ接続されており、さらＫこれらトランジスタ７．８の
エミッタ電圧がトランジスタ３．４のペースに加えられ
ている。
２図において、トランジスタ１．３．４及び抵抗１１Ｓ
１５社第１図のトランジスタ１ｓ３＝４及び抵抗１１，
１５に対応する。又、第２図の端子”％ ｂ％ ’％
ｉ、ｋは第１図の”Ｓｂ％ ’％ １％ｋＫ対応す
る。トランジスタｌＯがトランジスタ９と差動的に付加
されており、これらトランジスタ９．１０の負荷には定
電圧がペースに加えられたトランジスタ７．８がそれぞ
れ接続されており、さらＫこれらトランジスタ７．８の
エミッタ電圧がトランジスタ３．４のペースに加えられ
ている。
第２図に示される本発明回路の４Ｉ微は、端子ＣＫ得ら
れる出力は適轟な増幅器１００及び整流回路２００を介
して差動増幅器、トランジスタ９．１００ペース端子ｇ
又はｈに印加され、この利得制御電圧の変化が所定のパ
イアメ電圧に設定された端子ｄを基準としたエミッタホ
ロワトランジスタ７．８０ペース・エミッタ間電圧の差
の変化として検出され、差動増幅器のトランジスタ３．
４を通して、負荷抵抗Ｒ１５を流れる信号電流を変化し
て利得制御する事にある。この時端子ｇ又はｈのうち利
得制御電圧の与えられない端子と端子ｆとは一定のバイ
アス電圧が与えられるが、同図では省略されている。
れる出力は適轟な増幅器１００及び整流回路２００を介
して差動増幅器、トランジスタ９．１００ペース端子ｇ
又はｈに印加され、この利得制御電圧の変化が所定のパ
イアメ電圧に設定された端子ｄを基準としたエミッタホ
ロワトランジスタ７．８０ペース・エミッタ間電圧の差
の変化として検出され、差動増幅器のトランジスタ３．
４を通して、負荷抵抗Ｒ１５を流れる信号電流を変化し
て利得制御する事にある。この時端子ｇ又はｈのうち利
得制御電圧の与えられない端子と端子ｆとは一定のバイ
アス電圧が与えられるが、同図では省略されている。
次の第２図に示される利得制御回路の利点を述べる。第
一に信号対雑音比（８／Ｎ ”）特性が第１図に示され
る従来の利得制御回路に比較して大幅に教養されること
である。即ち、第２図において、差動増幅器、トランジ
スタ３．４０ペース端子は、基準電圧印加端子ｄ（交流
的にアースされている）にペースが接続された工さツタ
ホロワトランジスタ７．８に接続されており、ζこで発
生する雑音は、従来回路第１図では一般に比較的大きな
（数にΩ）抵抗Ｒ１９による鍵音であるのに対し非常に
低インピーダンスであるエミッタホロワトランジスタ７
．８のエミッタ抵抗（コレクタ電流が１ｍＡのとき２６
Ωである）による為、例えば従来の数１００分のｌとい
うように、大幅にできる。
一に信号対雑音比（８／Ｎ ”）特性が第１図に示され
る従来の利得制御回路に比較して大幅に教養されること
である。即ち、第２図において、差動増幅器、トランジ
スタ３．４０ペース端子は、基準電圧印加端子ｄ（交流
的にアースされている）にペースが接続された工さツタ
ホロワトランジスタ７．８に接続されており、ζこで発
生する雑音は、従来回路第１図では一般に比較的大きな
（数にΩ）抵抗Ｒ１９による鍵音であるのに対し非常に
低インピーダンスであるエミッタホロワトランジスタ７
．８のエミッタ抵抗（コレクタ電流が１ｍＡのとき２６
Ωである）による為、例えば従来の数１００分のｌとい
うように、大幅にできる。
第二にこの利得制御回路は、ＡＧＣループ利得及び利得
制御のきき始める制御電圧を任意に設定する事ができる
利点がある。即ち、利得制御が行なわれ始める。入力信
号電圧値は、第１図において比較電圧端子り又はｇのバ
イアス電圧を任意に設定する事によってＡＧｃループ利
得を変える事なしに、容易に変える事ができる。
制御のきき始める制御電圧を任意に設定する事ができる
利点がある。即ち、利得制御が行なわれ始める。入力信
号電圧値は、第１図において比較電圧端子り又はｇのバ
イアス電圧を任意に設定する事によってＡＧｃループ利
得を変える事なしに、容易に変える事ができる。
第三に１この利得制御回路は従来の利得制御回路（第１
図）に比較して、利得制御のきき始める入力信号電圧値
の温度補償及びバラツキを抑える事が容易である。まず
上記温度補償は、第２図において端子ｇ、ｈＫ加える制
御電圧の温度変化を等しくする事によってできる。即ち
、第２図における利得制御回路ではトランジスタ９、ｌ
Ｏ及びトランジスタ７．８及びトランジスタ３．４が各
々差動形式で構成されている為、各トランジスタの温度
特性を均一にすれば、端子ｇ１ ｈに印加される制御電
圧に対して利得制御回路の動作が温度補償される。ここ
で、各トランジスタの温度特性を均一にする為には、本
発明の回路をこれらのトランジスタを同一半導体チップ
上に形成する半導体集積回路で構成する事郷によって、
比較的容易にできるが、この手段によって各素子の特性
のバラツキも小さくでき、従って利得制御のきき始める
入力信号電圧のバラツキも小さくできる。また、トラン
ジスタ９、ｌＯおよびトランジスタ７．８それぞれのヱ
ミッタ面積比を変える事で利得制御特性を自由に設定す
る事吃できる。
図）に比較して、利得制御のきき始める入力信号電圧値
の温度補償及びバラツキを抑える事が容易である。まず
上記温度補償は、第２図において端子ｇ、ｈＫ加える制
御電圧の温度変化を等しくする事によってできる。即ち
、第２図における利得制御回路ではトランジスタ９、ｌ
Ｏ及びトランジスタ７．８及びトランジスタ３．４が各
々差動形式で構成されている為、各トランジスタの温度
特性を均一にすれば、端子ｇ１ ｈに印加される制御電
圧に対して利得制御回路の動作が温度補償される。ここ
で、各トランジスタの温度特性を均一にする為には、本
発明の回路をこれらのトランジスタを同一半導体チップ
上に形成する半導体集積回路で構成する事郷によって、
比較的容易にできるが、この手段によって各素子の特性
のバラツキも小さくでき、従って利得制御のきき始める
入力信号電圧のバラツキも小さくできる。また、トラン
ジスタ９、ｌＯおよびトランジスタ７．８それぞれのヱ
ミッタ面積比を変える事で利得制御特性を自由に設定す
る事吃できる。
この様に本発明による利得制御回路を使用する事によっ
て、優れ念諸特性を有する自動利得制御（ＡＧＣ）回路
が容Ｊ％に設計できる。
て、優れ念諸特性を有する自動利得制御（ＡＧＣ）回路
が容Ｊ％に設計できる。
さて、本発明による第１の実施例を第３図に示す。第２
図に示される利得制御回路を使用する自動利得制御回路
のループ利得を任意に下げて不要発振を抑制する等の効
果を得る為には、第３図に示される様にトランジスタ９
．１０のエミッタにそれぞれ抵抗２０．２１を通して定
電流源（抵抗１８）に共通に接続すれば良い。又、第２
図におけるエミッタホロワトランジスタ７．８は第３図
に示す様に１つのマルチエミッタトランジスタ１７に置
き換えても、利得制御回路の動作は第１の実施例と同様
に期待できる。又、第２図では差動増幅器のトランジス
タ９．１０がダブルエンド構成を取っているがこれを第
３図に示される様にシングルエンドの構成にし、マルチ
エミッタトランジスタ１７０片方のエミッタを差動増幅
器トランジスタ３０ペースに接続しこの点より抵抗Ｒ２
２を通してアース点に落とす様にしても１５本発明によ
る基本動作は変わらず、第２図の利得制御回路と同様の
効果が得られ、かつループ利得を低下することもできる
。
図に示される利得制御回路を使用する自動利得制御回路
のループ利得を任意に下げて不要発振を抑制する等の効
果を得る為には、第３図に示される様にトランジスタ９
．１０のエミッタにそれぞれ抵抗２０．２１を通して定
電流源（抵抗１８）に共通に接続すれば良い。又、第２
図におけるエミッタホロワトランジスタ７．８は第３図
に示す様に１つのマルチエミッタトランジスタ１７に置
き換えても、利得制御回路の動作は第１の実施例と同様
に期待できる。又、第２図では差動増幅器のトランジス
タ９．１０がダブルエンド構成を取っているがこれを第
３図に示される様にシングルエンドの構成にし、マルチ
エミッタトランジスタ１７０片方のエミッタを差動増幅
器トランジスタ３０ペースに接続しこの点より抵抗Ｒ２
２を通してアース点に落とす様にしても１５本発明によ
る基本動作は変わらず、第２図の利得制御回路と同様の
効果が得られ、かつループ利得を低下することもできる
。
第１図は従来の利得制御回路を示す回路図、第２図は本
発明のＭ理を示す回路図、第３図は本発明の一実施例を
示す回路図である。 １、３．４．７．８．９．１０．１７ ・・・−・−
トランクｘｐ１１、１３． ］ ５．１８．１９．２０
．２１．２２ ・−・・−・抵抗、ａ・・・・・・信号
入力端子、 ｂ・・・・・・電源電圧供給端子、
Ｃ・・・・・・信号出力端子、’Ｌ ｅｅ ’ ・・・
・・・直流バイアス端子、ｇ、ｈ ・旧・・利得制御
電圧印加端子、ｋ・・・・・・接地端子。 ｆい・へカ、□！！ｌ：Ｉ向原 背、１１．；ｍｉ
ｉの浄書（内容に変更なし） 第 ３ 回 ノ 特許庁長官 殿 １、事件の表示 昭和５７年特 許 願第４９７９
５号２、発明の名称 利得制御回路 ３、補正をする者 ４、代理人 ６、補正の対象 明細書おＪＹい＠ 代理人弁理士 内 原 晋 １、。
発明のＭ理を示す回路図、第３図は本発明の一実施例を
示す回路図である。 １、３．４．７．８．９．１０．１７ ・・・−・−
トランクｘｐ１１、１３． ］ ５．１８．１９．２０
．２１．２２ ・−・・−・抵抗、ａ・・・・・・信号
入力端子、 ｂ・・・・・・電源電圧供給端子、
Ｃ・・・・・・信号出力端子、’Ｌ ｅｅ ’ ・・・
・・・直流バイアス端子、ｇ、ｈ ・旧・・利得制御
電圧印加端子、ｋ・・・・・・接地端子。 ｆい・へカ、□！！ｌ：Ｉ向原 背、１１．；ｍｉ
ｉの浄書（内容に変更なし） 第 ３ 回 ノ 特許庁長官 殿 １、事件の表示 昭和５７年特 許 願第４９７９
５号２、発明の名称 利得制御回路 ３、補正をする者 ４、代理人 ６、補正の対象 明細書おＪＹい＠ 代理人弁理士 内 原 晋 １、。
Claims (1)
- 第１および第２のトランジスタを含む差動増幅器と、こ
の差動増幅器に入力信号を供給する手段と、差動形式に
１ａ綬された第３および第４のトランジスタと、前記第
３および第４のトランジスタの少なくとも一方のベース
に利得制御信号を供給する手段とを有し、前記差動形式
で接続された前第３および第４のトランジスタの各エミ
ッタハ抵抗を介して共通に接続され、該差動形式の第３
および第４のトランジスタからなる増幅器の出力は前記
差動増幅器のベース、と電気的に結合されていることを
４１黴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4979582A JPS5812412A (ja) | 1982-03-27 | 1982-03-27 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4979582A JPS5812412A (ja) | 1982-03-27 | 1982-03-27 | 利得制御回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51132798A Division JPS6056009B2 (ja) | 1976-11-05 | 1976-11-05 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812412A true JPS5812412A (ja) | 1983-01-24 |
Family
ID=12841079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4979582A Pending JPS5812412A (ja) | 1982-03-27 | 1982-03-27 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812412A (ja) |
-
1982
- 1982-03-27 JP JP4979582A patent/JPS5812412A/ja active Pending
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