JPS6057594B2

JPS6057594B2 - 押鍵検出記憶装置

Info

Publication number: JPS6057594B2
Application number: JP53051301A
Authority: JP
Inventors: 勲生江; 秀一今野; 恒夫小杉
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1978-04-30
Filing date: 1978-04-30
Publication date: 1985-12-16
Also published as: JPS54143619A

Description

【発明の詳細な説明】本発明は例えは自動伴奏機能を具備させた電子式鍵盤
楽器などに好適に使用できる押鍵検出記憶装置に関する
。

電子楽器（例えば、電子オルガン）における通常の演
奏法による演奏においては、右手での上鍵盤の操作によ
るメロデイの演奏と、左手での下鍵盤の操作によるコー
ド演奏と、左足での足鍵盤の操作によるリズムの演奏な
どを同時的に行なうことが必要とされるが、このように
左右の手と左足とによつて各別の鍵盤を操作して楽曲を
良好に演奏するのには熟練を要し、ある程度の熟練者で
あ”つても演奏に困難さを惑じることがまれではない。

それで、電子楽器においてはそれに自動伴奏機能を具
備させることが試みられて来ているのであり、従来から
各種の自動伴奏装置についての多くの提案がなされてい
ることは周知のとおりである。そして、自動伴奏を行な
うようにした電子楽器においては、鍵盤における各鍵の
押鍵の状態に応じてそれぞれ適当な伴奏音が出力される
ようにするために、鍵盤におけけるそれぞれの鍵と対応
してそれぞれ個別に設けられた記憶装置に、鍵盤におけ
る各鍵の押鍵状態を記憶させ、前記の記憶装置の記憶内
容に基づいて、それぞれ所要の伴奏音による演奏が行な
われるようになされているのであるが、従来の自動伴奏
装置において鍵盤における各鍵の押鍵状態を検出記憶す
るために用いられていた押鍵検出記憶装置では、鍵盤の
鍵に対する押鍵の状態の変更に伴なう記憶装置の記憶内
容の変更の態様が、演奏者の演奏意図に合わず、演奏者
にとまどいを感じさせることもあるなど音楽的に満足の
行くものではなかつた。

この点を第１図を参照して具体的に説明すると次のとお
りてある。

すなわち、第１図は従来の押鍵検出記憶装置の一例のも
のにおいて、鍵盤における各鍵のオン、オフに伴ない各
鍵と対応する記憶装置の記憶内容がそれぞれどのように
変更されるものかを図示説明した図であつて、この第１
図において、Ｋ，，Ｋ２・・・・・・Ｋｎは鍵盤におけ
る各鍵（あるいは、各鍵と対応して設けられたスイツー
チ）が時間軸上でオン、オフされる状態を示し、また、
０１，０２・・・・・・０ｎは前記した鍵盤における各
鍵と個別に対応して設けられた記憶装置の記憶内容の時
間軸上での変更の態様を示している。第１図においては
図示の簡略化を図かるため．に、鍵盤における各鍵Ｋ１
〜Ｋｎの内でＫ１〜Ｋ３のオン、オフの状態だけを示し
、Ｋ４〜Ｋｎの鍵はすべてオフの状態を保持しているも
のとし、また、それに伴なつて、記憶装置０１〜０、の
内の記憶装置０１〜０３についての記憶内容の変化態様
だけを示；している。時刻Ｔ。

において、各記憶装置Ｋ１〜Ｋｎの記憶内容がすべて０
であるとし、時刻ちにおいて鍵Ｋ１が押鍵されると、鎧
Ｋ１と対応する記憶装置０１の記憶内容が時刻ちで０か
ら１に変わる。前記の鍵Ｋｌｌが押鍵され続けている時
刻！において、新らたに鍵Ｋ２が押鍵されると、この鍵
Ｋ２と対応する記憶装置ｑの記憶内容も時刻Ｔ２で０か
ら１に変わる。時刻らて鍵Ｋ１がオフの状態とされても
記憶装置０１の記憶内容は変わらず、また、時刻Ｔ４に
おいて鍵Ｋ２がオフの状態とされても記憶装置０２の記
憶内容には変化なく、時刻ζにおいて鍔Ｋ２が押鍵され
た時は、その時に押鍵されていない状態の鍵Ｋ１と対応
する記憶装置０１の記憶内容容が１から０に変更される
（クリアされる）。そして、時刻！において鍵Ｋ２がオ
フとされても記憶装置０２の詰憶内容には変化が生じな
い。

次に、時刻ちにおいて新らたな鍵Ｋ３が押鍵され）ると
、この鍵Ｋ３と対応する記憶装置への記憶内容が１とな
され、またその時刻に押鍵されていない状態の鍔Ｋ２と
対応する記録装置０２の記憶内容がクリアされる。時刻
？に鍵Ｋ３がオフとなされても記憶装置０３の記憶内容
はそのまま保持される。第１図を参照して述べた上記の
ような動作を行なう従来の押鍵検出記憶装置が設けられ
ている電子楽器では第１図より明らかなように、全部の
鍵が一度オフの状態となされた後に、改めて押鍵されな
いと記憶装置の記憶内容が変更されないので、例えば演
奏者が２つの鄭，，Ｋ２を押鍵している状態の時に、鍵
Ｋ２だけが押鍵された状態の出力が得られるように変更
しようとして鍵Ｋ１をオフとしても、記憶装置０１，０
２が共に１の状態を保持しているから、電子楽器からの
出力の状態は鍵Ｋｌ，Ｋ２の双方のものが共に押鍵され
た状態のままとなされるのであり（第１図中の時刻Ｔ，
付近を参照）この場合に演奏者が意図したとおりの出力
が電子楽器から得られるように記憶装置の記憶内容が変
更されるようにするためには、一度、全部の鍵Ｋｌ，Ｋ
２をオフの状態としてから改めて鍵Ｋ２を押し直すこと
が必要とされるのであり、この状態は第１図中の時刻Ｔ
５付近に示されている。

このように、記憶装置の記憶内容の変更が、押鍵状態に
あるすべての鍵を一度オフの状態としてから改めて押鍵
を行なわなければならないということは、演奏者が例え
ばＣ，Ｆ，Ｇの各鍵を押鍵している状態からＣ，Ｆの各
鍵を押鍵した状態に変更しようとする場合、あるいは、
例えば演奏者がＣ，Ｆ，Ｇの各鍵を押鍵するつもりで詰
まつてＣ，Ｅ，Ｇの各鍵を押鍵してしまつたような場合
などにおいても、通常の鍵盤楽器における演奏時のよう
に、押鍵中の鍵Ｃ，Ｆ，Ｇの内から単にＧの鍵だけをオ
フとしたり（前者の例の場合）、あるいはＥの鍵に対す
る押鍵を直ちにＦの鍵の押鍵に変更（後者の例の場合）
しても、それらの動作は無効であるということなのであ
り、したがつて、演奏者にとまどいの感じを持たせたり
、あるいは演奏者に鍵の押し直しという余分な動作を要
求することになる。本発明は上記のような従来の押鍵検
出記憶装置における欠点の解消された押鍵検出記憶装置
を提供することを目的としてなされたものであつて、以
下、添付図面を参照しながら本発明の押鍵検出記憶装置
の内容について詳細に説明する。

第２図は本発明の押鍵検出記憶装置の一実施態様のもの
のブロック図であつて、この第２図においてＫ１〜Ｋｎ
は鍵盤における各鍵と対応して設けられているキイスイ
．ツチ、Ａｌｌｌ〜Ａｌｌｎ，Ａ２ｌ〜Ａ２ｎ，Ａ３，
，Ａ４はアンド回路、０Ｒ１〜０Ｒ５はオア回路）１１
１ゞ１１Ｎ９ｌ２ｌＰ′Ｉ沿１３９１４１ゞＩ４ｎはイ
ンバータ、Ｘ１〜ＸｎはＸ−０Ｒ（排他的論理和回路）
、Ｍ１〜Ｍｎは記憶装置、０１〜０１は記憶装置の出力
、Ｔ，は第３図ａ図示のような入力に対して、第３図ｂ
図示のように時間遅延τ１が与えられた状態の出力を生
じる遅延装置、Ｔ２は第３図ｃ図示のような入力に対し
て第３図ｄ図示のように時間遅延τ２が与えられた状態
の出力を生じる遅延装置、ＦＦは２つのノア回路ＮＯＲ
ｌ，ＮＯＲ２で構成されたフリップフロップであつて、
第２図示の装置は正論理で動作するものとして記憶され
ている。

第２図示の装置において、複数個のキイスイツチＫ１〜
Ｋｎがその内のどれか１つでもオンの状態となされると
、オア回路０Ｒ１はその出力側がハイレベルの状態（Ｈ
または１）となり、また、鍵盤における各鍵と対応する
各キイスイツチＫ１〜Ｋ。毎に個別に設けられた記憶装
置Ｍ１〜Ｍｎは、その入力側に設けられたアンド回路Ａ
ｌｌｌ，Ａｌｌ２・・・・・・Ａ，ｎ２に対して、後述
するオア回路０Ｒ５からハイレベルの状態の記憶内容変
更信号が与えられると、各記憶装置Ｍ１〜Ｍｎにおける
記憶内容は各記憶装置Ｍ１〜Ｍｎと対応するキイスイツ
チＫ１〜Ｋｎのオン、オフの状態に応じたものとなされ
る。また、各キイスイツチＫ１〜Ｋｎのオン、オフの状
態と、各記憶装置Ｍ１〜ＭＯの記憶内容との不一致状態
を個別に検出するＸ−０ＲＸ１〜Ｘｎの各出力が複数個
の入力として与えられるオア回路、０Ｒ２の出力は、キ
イスイツチＫ１〜Ｋｎのオン、オフ状態と、前記のキイ
スイツチＫ１〜Ｋｎと個別に対応して設けられた記憶装
置Ｍ１〜Ｍ。

の記憶内容とに不一致のものが存在する場合だけにハイ
レベルの状態となされる。さらに、各キイスイツチＫ１
〜Ｋｎのオン、オフ情報と、前記のキイスイツチＫ１〜
Ｋｎと個別に対応して設けれた記憶装置Ｍ１〜Ｍｎの記
憶内容をインバータ１４１〜Ｉ，ｎによつて反転した情
報とが個別に与えられるようになされたアンド回路Ａ２
ｌ〜Ａ２。

の各出力が複数個の入力として与えられるオア回路０Ｒ
３の出力は複数個の記憶装置の内でその記憶内容が１で
あるもの以外の記憶装置と対応するキイスイツチがオン
となされた場合だけにハイレベルの状態となされる。第
４図ａ−ｖ図は、上記した第２図示の装置において、キ
イスイツチＫ１〜Ｋｎが時間軸上でそれぞれ互いに異な
る関連態様を以つてオン、オフされた時に、装置の各部
における主要な構成素子がどのような動作を行なうもの
かを例示した図であつて、この第４図においては、キイ
スイツチＫ１が時刻ｔ１でオン、時刻Ｔ３でオフ、時刻
Ｔ６でオン、時刻ちでオフ、時刻Ｔｌｌでオン、時刻Ｔ
ｌ５でオフとなされ、また、キイスイツチＫ２が時刻Ｔ
２でオン、時刻Ｔ４でオフ、時刻ｔでオン、時刻Ｔｌ，
でオフとなされ、さらに、キイスイツチＫ３が時刻Ｔｌ
Ｏでオン、時刻Ｔｌ２でオフとなされた場合についての
図示説明が行なわれている（なお、キイスイツチ＼〜Ｋ
ｎは、すべてオフの状態であるとされている）。

ノ第３図ａ−ｄ図及び第４図ａ−ｖ図を参照すること
により第２図示の装置の動作は極めて明快に理解される
ところである。そして、この第２図示の装置においては
、鍵盤における複数個の鍵が同時にオフ（複数個のキイ
スイツチが同時にオフ、７という状態と同じであり、こ
の点は以下の記載でも同様な意味合いで使用されている
）の状態いうことを判断するための時間巾τ２が得られ
るように遅延時間τ２（例えば１００ミリ秒程度の時
間に設定される）に設定された遅延素子Ｔ２（遅延回フ
路Ｔ２・・・・・・デジタル的な遅延手段が良好に使用
できる）が設けられていることにより、複数個のキイス
イツチが前記した時間巾τ２内にすべてオフの状態とな
された場合には、それらのオフとなされたキイスイツチ
と対応する記憶装置の記憶内容は、前記したオフとなさ
れた時点以降においてもその時点以前の記憶内容がその
まま保持された状態となされ（第４図において、時突？
でキイスイツチＫ１がオフとなされた後に、前記の時刻
Ｔ，より時間巾τ２以内の時刻ζにキイスイツチ！がオ
フとなされた状態と対応する第４図Ａ，ｂ，ｊ−ｖ図を
参照）、また、複数個の鍵が押鍵されている時に、その
押鍵されていた鍵の内の一部のものがオフの状態となさ
れて前記したτ２の時間を経過した時は、そのτ２が経
過した時点における各鍵のオン、オフの状態が各鍵と対
応する記憶装置にそれぞれ記憶される（第４図において
、オンの状態となされている３個のキイスイツチＫ１〜
Ｋ３の内で、キイスイツチＫ３だけが時刻１２でオフと
なされ、時亥１１ｔ１２からτ２の時間が経過した場合
には、時刻Ｔｌ２からτ２の時間が経過した時点Ｔｌ３
において、各記憶装置Ｍ１〜Ｍｎには、それぞれの記憶
装置と対応する鍵のオン、オフの状態がそれぞれ記憶さ
れるのであり、この点は第４図ａ−ｖ図における時刻ら
〜時刻Ｔｌ３付近に明確に示されている）のである。こ
のように、第２図示の装置においてオンの状態にあつた
複数個の鍵が、時間巾τ２の時間内にすべてオフの状態
となされた時に、オフとなされた複数個の鍵と対応する
各記憶装置における記憶内容が、それらの鍵がオフとな
される以前のの記憶内容のままで保持されるということ
は、押鍵中のすべての鍵を同時にオフとした時における
従来装置の動作と同様な自動伴奏機能を第２図示の装置
も具備しているということを意味しているが、．既述の
ように第２図示の装置においては、押鍵中の複数個の鍵
の内の一部のものがオフとなされてτ２の時間が経過し
た時に、その時点における各鍵のオン、オフの状態と対
応する記憶内容が各記憶装置に記憶されるようになされ
ているから、例こえは、演奏者が間違つた組合わせで複
数個の鍵を押鍵したことに気付いた場合に、他の鍵は押
鍵状態のままとしておいて、間違つて押鍵した鍵だけを
オフとするというような極めて自然な演奏のやり方に従
つて演奏を行なつても、記憶装置におけｔる記憶内容は
演奏者の意図するとおりに自動的に変更されるのであり
、本発明装置によれは既述した従来装置における欠点が
良好に解消されることは明らかである。

次に、第２図示の装置においては、鍵盤における同一の
鍵が一度オフの状態となされてから再び押鍵されたもの
かどうかを弁別するための時間巾τ１が得られるように
遅延時間Ｔ１（例えば数ミリ秒程度の時間に設定され
る）に設定された遅延素子Ｔ１（（遅延回路Ｔ１・・・
・・・デジタル的な遅延手段が良好に使用できる）が設
けられていることにより、押鍵動作に伴なつてキイスイ
ツチに発生するチヤタリングの存在が装置の正常な動作
に対して）何らの悪影響をも及ぼすことがないようにす
ることができるののである。

今、キイスイツチＫ１が時刻Ｔ６にオンの状態となされ
、時刻ちにオフの状態となされた時に、時刻ちからΔｔ
〈τ１の時点で再びオンの状態となつ・たと仮定して説
明を行なうと次のとおりである。

すなわち、時刻ｔにおいてキイスイツチＫ１がオンの状
態となされる直前の装置の状態は、すべてのキイスイツ
チＫ１〜Ｋｎがオフの状態にあり、また、記憶装置Ｍｌ
，Ｍ．には過去の押鍵の記憶１が保持され続ており、さ
らに、オア回路０Ｒ１の出力はローレベルの状態（Ｌま
たはＯ）、オア回路０Ｒ２の出力は１、オア回路０Ｒ３
の出力は０１遅延素子Ｔ２の出力はＯ、遅延素Ｔ２の出
力は１となつている。時刻！においてキイスイツチＫ１
がオンの状態となされると、オア回路０Ｒ１の出力が１
となるがその瞬間におけるアンド回路Ａ，の出力の１の
状態がオア回路０Ｒ５を通してアンド回路Ａｌｌｌ〜Ａ
ｌｎ．に加わつて、その時にオンの状態にあるキイスイ
ツチＫ１と対応する記憶装置Ｍ１には１が記憶され、そ
の他のキイスイツチＫ２〜Ｋｎと対応する各記憶装置Ｍ
２〜Ｍｎにはその時点においてオフ状態となされている
キイスイツチＫ２〜Ｋｎにおけるオフの状態を示す記憶
情報０が記憶される。したがつて、オア回路０Ｒ２とオ
ア回路０Ｒ３の出力は時刻！において共にＯとなり、ア
ンド回路Ａ３の出力もＯであり、遅延素子Ｔ２の入力は
０１出力は１であり、この時に遅延素子Ｔ２からインバ
ータ１２４を介してオア回路０Ｒ，に与えられる一方入
力はＯである。時刻Ｔ６においてオア回路０Ｒ，の出力
が１となつたことにより、インバータ１２１を介して遅
延素子Ｔ１には時刻Ｔ６においてＯの入力が与えられ、
それにより遅延素子Ｔ１の出力は時刻Ｔ６において１と
なるが、これはインバータ１２２によつてＯとなされて
フリップフロップ回路ＦＦにおけるノア回路ＮＯＲ２に
与えられる。

そして、フリップフロップＦＦは、それにおけるノア回
路ＮＯＲｌに対してオア回路０Ｒ，からの１の出力が与
えられた時に反転してオア回路０Ｒ４の出力をＯとする
。次に、時刻ちにおいてキイスイツチＫ１がオフとされ
ると、オア回路０Ｒ１の出力がＯとなり、インバータ１
２１から遅延素子Ｔ１に１が与えられ、遅延素子Ｔ１の
出力には時刻Ｔ７よりτ１の時間後からＯの出力が送出
される。遅延素子Ｔ１からのＯの出力はインバータ１２
。によつて１の出力としてフリップフロップＦＦにおけ
るノア回路ＮＯＲ２に与えられ、フリップフロップＦＦ
が反転してインバータ１２３及びオア回路０Ｒ４を介し
てアンド回路Ａ４に与えられる一方入力は１となる。こ
のようにしてオア回路０Ｒ１の出力がＯとなつてから、
遅延素子Ｔ１で設定されたτ１時間の経過後に再び押鍵
がなされてオア回路０Ｒ，の出力が１となされた場合に
は、アンド回路Ａ，の出力がその押鍵時に１となつて、
オア回路０Ｒ５からの出力を１とし、各記憶装置Ｍ１〜
Ｍｎの記憶内容を、その時点で押鍵されていてオンの状
態となされているキイスイツチと対応する記憶装置につ
いては１とし、その他のものについてはＯとするのであ
るが、前記のようにオア回路０Ｒ１の出力がＯとなされ
てからτ１時間以内においては、アンド回路Ａ４に対し
、フリップフロップＦＦ→インバータ１２３→オア回路
０Ｒ４を介して与えられる一方入力がＯとなされている
から、前記の時間以内に押鍵がなされてもアンド回路Ａ
４の出力は１とはならず、したがつて、オア回路０Ｒ５
からは記憶内容変更信号が出力されず、記憶装置Ｍ１〜
Ｍｎの記憶内容には変化が生じないのである。このこと
は、キイスイツチの動作に際して不可避的に発生するス
イッチ接点のチヤタリングの存在によつても、記憶装置
における記憶内容がみだりに変更されることを良好に防
止できるということであり、本発明装置において遅延時
間τ１を設定したことによりキイスイツチにおけるチヤ
タリングの影響をなくし、装置における動作の安定度を
著るしく高めることができたのである。

第４図において、時刻ＴｌＯにおいてキイスイツチＫ３
がオンの状態にされたという状態は、過去の押鍵による
記憶内容を有していない記憶装置鳩と対応する鍵が押鍵
されたという状態の一例を示しているが、この場合には
その鍵と対応する記憶装置Ｍ３に押鍵の記憶がなされて
記憶装置Ｍ３の記憶内容が１となり、また、時刻ＴｌＯ
において、前記のキイスイツチＫ３以外のキイスイツチ
Ｋｌ，Ｋ２，Ｋ４〜Ｋｎと対応する記憶装置Ｍｌ，Ｍ２
，に〜Ｍｎには、それぞれのキイスイツチＫｌ，Ｋ２，
Ｋｌ，Ｋｎにおけるオン、オフの状態と対応する記憶内
容がなされるのであり、第４図示の例においては記憶装
置Ｍ２に対して記憶内容１が記憶され、また、記憶装置
Ｍｌ，Ｍ４〜Ｍｎには記憶内容０が記憶されるのである
。

すなわち、第４図において時刻ＴｌＯにキイスイツチＫ
３がオンとなされた状態では、キイスイツチＫｌ，Ｋ４
〜Ｋｎがオフ、キイスイツチＫ２がオンの状態となされ
ており、オア回路０Ｒ１の出力は１、記憶装置Ｍｌ，Ｍ
３〜Ｍｎの記憶内容がＯ、記憶装置鳩の記憶内容が１と
なされているのであるが、時刻ＴｌＯにおけるキイスイ
ツチＫ３のオンにより、オア回路０Ｒ１は依然として出
力１の状態を保つており、また、キイスイツチＫ３のオ
ンの情報１とキイスイツチＫ３と対応する記憶装置Ｍ３
における記憶内容０とが相違するために、Ｘ−０ＲＸ３
の出力が１となるために、オア回路０Ｒ２の出力は時刻
ＴｌＯにおいて１となり、さらに、記憶装置Ｍ３の記憶
内容０がインバータ１４３によつて反転された１の情報
が一方入力として与えられているアンド回路Ａ２３に対
して、他方入力としてキイスイツチ１Ｋ３のオンの情報
１が与えられることにより、アンド回路Ａ２３の出力が
１となつて、それによりオア回路０Ｒ３の出力が１とな
る。

前記したオア回路０Ｒ３の出力が１となると、オア回路
０Ｒ５からは記憶内容変更信号がアンド回路門Ａｌｌｌ
〜Ａｌｎ２に与えられて、その時点におけるキイスイツ
チＫ１〜Ｋｎのオン、オフの状態と対応した記憶内容が
、それぞれのキイスイツチＫ１〜Ｋｎと対応する記憶装
置Ｍ１〜Ｍ。

に記憶されることになる。時刻ＴｌＯの時点においては
既述したように、オア回路０Ｒ１，０Ｒ２，０Ｒ３がす
べて１となるから、アンド回路Ａ３の出力はＯのままと
なされ、遅延素子Ｔ２は始動しない。

時刻ＴｌｌにおいてキイスイツチＫ１がオンの状態とな
された場合も、前記した時刻ＴｉＯにおいてキイスイツ
チＫ３がオンの状態になされた時の各部の動作と同様で
あつて、時刻Ｔｉｌにおいては記憶装置Ｍ１〜Ｍ３の記
憶内容が１となされ、その他の記憶装置鳩〜Ｍｎの記憶
内容はＯとなされる。

時刻Ｔｌ２において、キイスイツチＫｌ，Ｋ２がオンの
状態を続けている状態でキイスイツチＫ３だけがオフと
なされると、オア回路０Ｒ２の出力が１となるが、この
時にオア回路０Ｒ１の出力は１、オア回路０Ｒ３の出力
はＯであるからアンド回路Ａ，への３入力がすべて１と
なつて、アンド回路Ａ，の出力は時亥！１ｔ１２に１と
なり遅延素子Ｔ２は時刻賜からτ２時間の経過後の時刻
（３に０の出力をインバータ１２４に与える。それによ
り、インバータ戸からは時刻Ｔｌ３に１の出力が出され
るから、アンド回路Ａ４の出力が１となり、したがつて
、オア回路０Ｒ５からは時刻Ｔｌ３において記憶内容変
更信号がアンド回路Ａｌｌｌ〜Ａｌｎ２に与えられ、各
記憶装置Ｍ１〜Ｍｎにはその時のキイスイツチＫ１〜Ｋ
ｎのオン、オフ状態と対応する記憶内容がそれぞれ記憶
されるのであり、第４図示の例においては、記憶装置Ｍ
ｌ，Ｍ２の記憶内容は１、記憶装置Ｍ３〜Ｍ。

の記憶内容はＯとなされている。上記した動作は各キイ
スイツチＫ１〜Ｋｎから得た押鍵状態の情報をマイクロ
プロセッサに与え、マイクロプロセッサをプログラム制
御することによつても行なえるのてあり、それにより各
キイスイツチと個別に対応する記憶装置に対して上記し
たような動作と対応する所望の記憶内容がそれそ．れ記
憶されるようにすることもできるのである。

以上の説明から明らかなように、本発明の押鍵検出記憶
装置ては複数個の鍵が同時にオフの状態となされたとい
うことを判断するための時間巾τ２に設定された遅延手
段と、同一の鍵が一度オフ５の状態となされてから再び
押鍵されたものかどうかを弁別するための時間巾τ１に
設定された遅延手段と、押鍵されていた複数個の鍵が前
記した時間巾τ２内ですべてオフの状態となされた時に
は、前記したオフの状態となされた各鍵と対応す１る記
憶装置における記憶内容が鍵がオフとなされる以前の記
憶内容にそのまま保持され続けるようにする手段と、押
鍵されていた鍵が前記した時間巾τ１内でオン、オフの
状態を繰返しても、その鍵は押鍵状態を持続しているも
のとみなされるようにする手段と、過去の押鍵による記
憶内容を有していない記憶装置と対応する鍵が押鍵され
た時に、その鍵と対応する記憶装置に押鍵の記憶がなさ
れると共に、その時点で前記の鍵以外の鍵と対応する記
憶装置には、それぞれの鍵のオン、オフ状態と対応する
記憶内容がそのまま記憶されるよ）うにする手段と、押
鍵されていた鍵がオフの状態となされてから前記したτ
１の時間の経過後に再び押鍵された時は、その鍵が押鍵
されたものとされるようにする手段と、複数の鍵が押鍵
されている時に、その押鍵されていた鍵の内の一部のも
の・がオフの状態となされて前記したτ２の時間を経過
した時は、その時点における各鍵のオン、オフの状態が
各鍵と対応する記憶装置にそれぞれ記憶されるようにす
る手段とを備えることにより、従来装置で問題となつて
いた既述の問題点を良好に解決し、演奏者が自然な演奏
法に従つて演奏する場合でも良好な自動伴奏効果が得ら
れるような出力信号を出力できる自動伴奏装置、すなわ
ち、演奏者にとつても演奏し易く、また、音楽の理論に
合致した各種の伴奏音の信号を自動的に送出できるよう
な自動伴奏装置を構成させる場合に極めて有効に使用で
きるのであり、本発明によれば優れた性能を有する自動
伴奏機能を備えた電子楽器を容易に提供することが可能
となるのである。

【図面の簡単な説明】

第１図は従来例装置の問題点を説明するための動作説明
用線図、第２図は本発明の押鍵検出記憶装置の一実施態
様のもののブロック図、第３図ａ〜ｄ図及び第４図ａ−
ｖ図は本発明装置の動作説明用線図である。Ｋ１〜Ｋｎ・・・・キイスイツチ、Ｍ１〜Ｍｎ・・・・
・・記憶装置）ＡｌｌｌＰ′Ａｌｎ２９Ａ２ｌゞＡかゞ
Ａ４ｌｌｌアンド回路、０Ｒ１〜０Ｒ５・・・・・・オ
ア回路、Ｘ１〜Ｘｎ・・・・・・Ｘ一０Ｒ１Ｔ１９Ｔ２
″″″′。０遅延素子〜１１１Ｐ′１１ＮＪ２ｌゞ１２４９１３，
１４１〜Ｉ４ｎ・・・・・・インバータ、ＦＦ・・・・
フリップフロップ、ＮＯＲｌ，ＮＯＲ２・・・・・・ノ
ア回路、０１〜０ｎ・・・・出力。

Claims

【特許請求の範囲】

１鍵盤におけるそれぞれの鍵と対応してそれぞれ個別
の記憶装置を備えて、鍵盤における各鍵の押鍵状態を記
憶するようにした押鍵検出装置において、複数個の鍵が
同時にオフの状態となされたということを判断するため
の時間巾τ＿２に設定された遅延手段と、同じ鍵が一度
オフの状態となされてから再び押鍵されたものかどうか
を弁別するための時間巾τ＿１に設定された遅延手段と
、押鍵されていた複数個の鍵が前記した時間巾τ＿２内
ですべてオフの状態となされた時には前記したオフの状
態となされた各鍵と対応する記憶装置における記憶内容
がそのまま保持され続けるようにする手段と、押鍵され
ていた鍵が前記した時間巾τ＿１内でオン、オフの状態
を繰返しても、その鍵は押鍵状態を持続しているものと
みなされるようにする手段と、過去の押鍵による記憶内
容を有していない記憶装置と対応する鍵が押鍵された時
に、その鍵と対応する記憶装置に押鍵の記憶がなされる
と共に、その時点で前記の鍵以外の鍵と対応する記憶装
置にはそれぞれの鍵のオン、オフ状態がそのまま記憶さ
れるようにする手段と、押鍵されていた鍵がオフの状態
となされてから前記したτ＿１の時間の経過後に再び押
鍵された時はその鍵が押鍵されたものとされるようにす
る手段と、複数個の鍵が押鍵されている時に、その押鍵
されていた鍵の内の一部のものがオフの状態となされて
前記したτ＿２の時間を経過した時は、その時点におけ
る各鍵のオン、オフの状態が各鍵と対応する記憶装置に
それぞれ記憶されるようにする手段とを備えた押鍵検出
記憶装置。