JPS6057786B2 - 画信号処理方式 - Google Patents
画信号処理方式Info
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- JPS6057786B2 JPS6057786B2 JP53035121A JP3512178A JPS6057786B2 JP S6057786 B2 JPS6057786 B2 JP S6057786B2 JP 53035121 A JP53035121 A JP 53035121A JP 3512178 A JP3512178 A JP 3512178A JP S6057786 B2 JPS6057786 B2 JP S6057786B2
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Description
【発明の詳細な説明】
本発明は、ファクシミリ画信号を良好な画質として再
現するための信号処理方式に関するものである。
現するための信号処理方式に関するものである。
ファクシミリは送信機側において原稿面を光電変換素
子により紙幅方向への主走査と共に、縦方向への紙送り
による副走査を行ない、原稿面を主走査に沿つた微少な
画素へ分解した画信号を得、これを受信機側へ伝送し、
受信機側においては受信した画信号を送信機側の走査と
同一の位置関係として記録を行ない、原稿と対応した受
信画を再現している。
子により紙幅方向への主走査と共に、縦方向への紙送り
による副走査を行ない、原稿面を主走査に沿つた微少な
画素へ分解した画信号を得、これを受信機側へ伝送し、
受信機側においては受信した画信号を送信機側の走査と
同一の位置関係として記録を行ない、原稿と対応した受
信画を再現している。
ところが、原稿に微細な白黒の縞模様等があると、画
素への分解に際し白黒いずれも判別されない中間調信号
として画信号へ変換され、この状態が原稿で継続した場
合には、後述の理由により受信画上に不規則な白黒の斑
点として再現されることがあり、甚だ受信画の解像度が
劣化する欠点を生じていた。
素への分解に際し白黒いずれも判別されない中間調信号
として画信号へ変換され、この状態が原稿で継続した場
合には、後述の理由により受信画上に不規則な白黒の斑
点として再現されることがあり、甚だ受信画の解像度が
劣化する欠点を生じていた。
本発明はか）る欠点を一挙に解決する目的を有し、主走
査線上の現在走査されている画素が中間調信号として判
断された場合、直前の主走査線（以下、走査線）におけ
る現画素と近接した画素が画処理前において白信号また
は中間調信号であれば、現画素を表す中間調信号の代り
に黒信号を送出し、同様に近接した画素が黒信号であれ
ば現画素を表す信号として白信号を送出し、送信機側の
原稿における微細な白黒反複による空間周波数の増加に
対しても、近似的補正により受信画の解像度を良好とす
る極めて有効な画信号処理方式を提供するものである。
査線上の現在走査されている画素が中間調信号として判
断された場合、直前の主走査線（以下、走査線）におけ
る現画素と近接した画素が画処理前において白信号また
は中間調信号であれば、現画素を表す中間調信号の代り
に黒信号を送出し、同様に近接した画素が黒信号であれ
ば現画素を表す信号として白信号を送出し、送信機側の
原稿における微細な白黒反複による空間周波数の増加に
対しても、近似的補正により受信画の解像度を良好とす
る極めて有効な画信号処理方式を提供するものである。
以下、実施例を示す図によつて本発明の詳細な説明する
。第１図、第２図は本発明による補正状況を示す図であ
り、第１図Ａのとおり現走査線ｎにおいて現在画信号へ
変換されている現画素ｎ・ｍに注目したとき、これが中
間調信号Ｈと判断され）ば、直前の走査線ｎ−１におけ
る現画素ｎ・ｍと近接した画素すなわちｎ−１・ｍ−１
およびｎ−１・ｍならびにｎ−１・ｍ＋１のいずれかと
比較を行ない、それが白信号Ｗまたは中間調信号Ｈのと
きには、同図Ｂのとおり現画素ｎ●ｍを強制的に黒信号
Ｂとしている。また、第２図Ａのとおり現画素ｎ−ｍが
中間調信号Ｈと判断され、かつ、直前の走査線ｎ−１に
おける近接した画素ｎ−１・ｍ−１およびｎ一１●ｍな
らびにｎ−１●ｍ−１のうち、あらかじめ指定されたい
ずれから黒信号Ｂであるときには、同図Ｂのとおり現画
素ｎ−ｍを強制的に白信一号Ｗとしている。
。第１図、第２図は本発明による補正状況を示す図であ
り、第１図Ａのとおり現走査線ｎにおいて現在画信号へ
変換されている現画素ｎ・ｍに注目したとき、これが中
間調信号Ｈと判断され）ば、直前の走査線ｎ−１におけ
る現画素ｎ・ｍと近接した画素すなわちｎ−１・ｍ−１
およびｎ−１・ｍならびにｎ−１・ｍ＋１のいずれかと
比較を行ない、それが白信号Ｗまたは中間調信号Ｈのと
きには、同図Ｂのとおり現画素ｎ●ｍを強制的に黒信号
Ｂとしている。また、第２図Ａのとおり現画素ｎ−ｍが
中間調信号Ｈと判断され、かつ、直前の走査線ｎ−１に
おける近接した画素ｎ−１・ｍ−１およびｎ一１●ｍな
らびにｎ−１●ｍ−１のうち、あらかじめ指定されたい
ずれから黒信号Ｂであるときには、同図Ｂのとおり現画
素ｎ−ｍを強制的に白信一号Ｗとしている。
したがつて、白信号Ｗまたは中間調信号Ｈと近接して中
間調信号Ｈの継続した場合、または黒信号Ｂと近接して
中間調信号Ｈが継続した場合には強制的に反対階調の画
素が再現されるため、白信．号ｗまたは黒信号Ｂと判断
するためのスレシホールドレベルを、中間調信号Ｈがわ
ずかに上下することによつて生ずる不規則性に基いて受
信画の解像度劣化が完全に阻止され、前述の斑点を生ず
ることなく画質が向上する。
間調信号Ｈの継続した場合、または黒信号Ｂと近接して
中間調信号Ｈが継続した場合には強制的に反対階調の画
素が再現されるため、白信．号ｗまたは黒信号Ｂと判断
するためのスレシホールドレベルを、中間調信号Ｈがわ
ずかに上下することによつて生ずる不規則性に基いて受
信画の解像度劣化が完全に阻止され、前述の斑点を生ず
ることなく画質が向上する。
た〜し、直前の走査線ｎ−１における近接した画素ｎ−
１●ｍ−１、ｎ−１●Ｍｌｎ−１●ｍ＋１はいずれを用
いてもほＳ゛同様であるが、近接画素ｎ−１・ｍ−１ま
たはｎ−１・ｍ＋１と比較したとき主副両走査方向の解
像度が向上し、近接画素ｎ−１・ｍど比較したときには
副走査方向の解像度が向上する。
１●ｍ−１、ｎ−１●Ｍｌｎ−１●ｍ＋１はいずれを用
いてもほＳ゛同様であるが、近接画素ｎ−１・ｍ−１ま
たはｎ−１・ｍ＋１と比較したとき主副両走査方向の解
像度が向上し、近接画素ｎ−１・ｍど比較したときには
副走査方向の解像度が向上する。
第３図は本発明の実施例を示すブロック図、第４図は第
３図における各部の波形を示すタイムチャートであり、
いずれも近接画素ｎ−１・ｍ−１との比較を行なう場合
について示してある。
３図における各部の波形を示すタイムチャートであり、
いずれも近接画素ｎ−１・ｍ−１との比較を行なう場合
について示してある。
第３図において、入力１Ｎには光電変換素子からの画信
号１が、第４図Ａのとおりに与えられる・が、光電変換
素子による走査は同図に示す位相信号ＳＣにより各走査
線毎にその走査開始のタイミングが規正されており、同
一走査線の期間においてセンサスタートパルスＳＳによ
り３回の走査がなされ、フォトダイオードアレイ等を光
電変換素子に用いた場合の蓄積効果により、最大の画信
号レベルを得ている。なお、蓄積効果はフォトダイオー
ドアレイ等の場合、各フォトダイオード毎に等価的な蓄
積用コンデンサを有し、同一画素の反複走査により光電
変換信号が逐次充電されるために行なわれる。また、ゲ
ートパルスＧＰが同図の関係で与えられ、原稿紙の両端
余白部に対する画信号を阻止し、必要とする部分に対応
する画信号のみを抽出するものとなつている。
号１が、第４図Ａのとおりに与えられる・が、光電変換
素子による走査は同図に示す位相信号ＳＣにより各走査
線毎にその走査開始のタイミングが規正されており、同
一走査線の期間においてセンサスタートパルスＳＳによ
り３回の走査がなされ、フォトダイオードアレイ等を光
電変換素子に用いた場合の蓄積効果により、最大の画信
号レベルを得ている。なお、蓄積効果はフォトダイオー
ドアレイ等の場合、各フォトダイオード毎に等価的な蓄
積用コンデンサを有し、同一画素の反複走査により光電
変換信号が逐次充電されるために行なわれる。また、ゲ
ートパルスＧＰが同図の関係で与えられ、原稿紙の両端
余白部に対する画信号を阻止し、必要とする部分に対応
する画信号のみを抽出するものとなつている。
第４図Ｂは同図Ａの走査線ｎの期間における画信号１と
対応する部分を拡大したものであり、実際の画信号１は
各画素毎にクロックパルスＣＰｌと同期して発生し、上
方が白レベル、下方基準線が黒レベルとなつている。入
力■へ与えられた画信号１はピーク値ホールド回路ＰＨ
において白レベル方向の最高値が保持されると共に、比
較器ＣＭｌ，ＣＭ２の非反転入力へ印加される。
対応する部分を拡大したものであり、実際の画信号１は
各画素毎にクロックパルスＣＰｌと同期して発生し、上
方が白レベル、下方基準線が黒レベルとなつている。入
力■へ与えられた画信号１はピーク値ホールド回路ＰＨ
において白レベル方向の最高値が保持されると共に、比
較器ＣＭｌ，ＣＭ２の非反転入力へ印加される。
一方、ピーク値ホールド回路ＰＨの出力はポテンショメ
ータＲＶｌ，Ｒ■２へ与えられ、ポテンショメータＲＶ
ｌからは画信号１に対する第１判別レベルＬの電圧が取
り出され、ポテンショメータＲＶ２からは同様の第２判
別レベルＬ２の電圧が取り出され、それぞれ比較器ＣＭ
ｌ，ＣＭ２の基準電圧として反転入カへ印加される。し
たがつて、比較器ＣＭｌの出力２は画信号１のレベルが
第１判別レベルＬ１を超えたときにのみ生じ、比較器Ｃ
Ｍ２の出力３は同様に第２判別レベルＬ２を超えたとき
にのみ生ずるものとなり、出力２が生じたものは白信号
、出力３のみが生じ出力２の生じないものは中間調信号
として判断され、出力３の生じないものは第２判別レベ
ルＬ２未満のため黒信号として判断されることになる。
ータＲＶｌ，Ｒ■２へ与えられ、ポテンショメータＲＶ
ｌからは画信号１に対する第１判別レベルＬの電圧が取
り出され、ポテンショメータＲＶ２からは同様の第２判
別レベルＬ２の電圧が取り出され、それぞれ比較器ＣＭ
ｌ，ＣＭ２の基準電圧として反転入カへ印加される。し
たがつて、比較器ＣＭｌの出力２は画信号１のレベルが
第１判別レベルＬ１を超えたときにのみ生じ、比較器Ｃ
Ｍ２の出力３は同様に第２判別レベルＬ２を超えたとき
にのみ生ずるものとなり、出力２が生じたものは白信号
、出力３のみが生じ出力２の生じないものは中間調信号
として判断され、出力３の生じないものは第２判別レベ
ルＬ２未満のため黒信号として判断されることになる。
なお、黒信号としては特に出力を生じないが、出力２，
３のいずれもが生じないときを黒信号と考、えればよく
、以上の手段ならびに後述のＡＮＤゲートＧ１の動作よ
り白、黒、中間調の３階調信号が画信号１から順次に取
り出される。出力２，３はパルス幅が狭いためこれを所
定のものとする目的上、両出力２，３によりフリップＪ
フロップ回路ＦＦｌ，ＦＦ２を各個にセットし、出力４
〜６を生じさせるが、この出力４〜６は出力が生じた後
の最初のクロックパルスＣＰｌにおける立上りによつて
リセットされる。
３のいずれもが生じないときを黒信号と考、えればよく
、以上の手段ならびに後述のＡＮＤゲートＧ１の動作よ
り白、黒、中間調の３階調信号が画信号１から順次に取
り出される。出力２，３はパルス幅が狭いためこれを所
定のものとする目的上、両出力２，３によりフリップＪ
フロップ回路ＦＦｌ，ＦＦ２を各個にセットし、出力４
〜６を生じさせるが、この出力４〜６は出力が生じた後
の最初のクロックパルスＣＰｌにおける立上りによつて
リセットされる。
なお、出力４は白信号、出力５は反転白信号、出力６は
白信号と中間調信号との和であり、出力５と出力６との
論理積をＡＮＤゲートＧ１によつて取れば、出力７とし
て中間調信号のみが抽出される。他方、メモリ回路ＭＭ
のアドレス指定を行なうカウンタＣＴにはカウント入力
Ｃとしてクロック−パルスＣＰｌが与えられ、そのリセ
ット端子ＲにはゲートパルスＧＰの反転パルス８がイン
バータＩＶｌを介して与えられており、ゲートパルスＧ
Ｐの到来によりリセット状態が解除されてカウントを開
始し、アドレス指定信号９をメモリ回路ＭＭのアドレス
指定端子ＡＤへ送出する。
白信号と中間調信号との和であり、出力５と出力６との
論理積をＡＮＤゲートＧ１によつて取れば、出力７とし
て中間調信号のみが抽出される。他方、メモリ回路ＭＭ
のアドレス指定を行なうカウンタＣＴにはカウント入力
Ｃとしてクロック−パルスＣＰｌが与えられ、そのリセ
ット端子ＲにはゲートパルスＧＰの反転パルス８がイン
バータＩＶｌを介して与えられており、ゲートパルスＧ
Ｐの到来によりリセット状態が解除されてカウントを開
始し、アドレス指定信号９をメモリ回路ＭＭのアドレス
指定端子ＡＤへ送出する。
また、ゲートパルスＧＰとクロックパルスＣＰ２がＮＡ
ＮＤゲートＧ５を介してメモリ回路ＭＭの゜“書き込み
゛／“読み出じ端子ＲＷへ与えられ、ＮＡＮＤゲートＧ
５の出力１０における立下りにおいてメモリ回路ＭＭの
“゜書き込み゛が、同出力１０の高レベル（以下、６６
Ｈ９９）または低レ／＜，Ｌ／（以下６４Ｌ９９）にお
ぃて゜゜読み出じがなされる。たＳ゛し、これと共にア
ドレス指定も逐次推移しており、結果として第４図Ｂの
最下列ＭＭに示すとおり、各アドレスの点線から前の部
分において、直前の走査線ｎ−１における画処理前の各
画素を示す記憶内容が゜゜読み出じ出力（１）から読み
出され、点線の位置で゛゜書き込み゛入力ＤＩからの新
しい゜゜書き込み゛がフリップフロップ回路ＦＦ２の出
力６に基づいてなされると共に、この動作が反復され、
メモリ回路ＭＭには主走査１周期分の画処理前の画信号
が順次に記憶されるものとなつており、斜線の部分では
令書き込んだ内容が直ちに読み出されるものとなつてい
る。したがつて、現在の画信号１〜０の直前における走
査線ｎ−１の各画素と対応する画処理前の画信号が各ア
ドレスの点線から前の部分において記憶されており、こ
の中から現在の各画素と近接する画素の画信号１〜１０
を取り出すには、メモリ回路ＭＭの出力１１から斜線部
以外の信号をサンプリングのうえホールドする必要があ
り、この目的でＤ形フリップフロップ回路ＦＦ，を設け
ている。
ＮＤゲートＧ５を介してメモリ回路ＭＭの゜“書き込み
゛／“読み出じ端子ＲＷへ与えられ、ＮＡＮＤゲートＧ
５の出力１０における立下りにおいてメモリ回路ＭＭの
“゜書き込み゛が、同出力１０の高レベル（以下、６６
Ｈ９９）または低レ／＜，Ｌ／（以下６４Ｌ９９）にお
ぃて゜゜読み出じがなされる。たＳ゛し、これと共にア
ドレス指定も逐次推移しており、結果として第４図Ｂの
最下列ＭＭに示すとおり、各アドレスの点線から前の部
分において、直前の走査線ｎ−１における画処理前の各
画素を示す記憶内容が゜゜読み出じ出力（１）から読み
出され、点線の位置で゛゜書き込み゛入力ＤＩからの新
しい゜゜書き込み゛がフリップフロップ回路ＦＦ２の出
力６に基づいてなされると共に、この動作が反復され、
メモリ回路ＭＭには主走査１周期分の画処理前の画信号
が順次に記憶されるものとなつており、斜線の部分では
令書き込んだ内容が直ちに読み出されるものとなつてい
る。したがつて、現在の画信号１〜０の直前における走
査線ｎ−１の各画素と対応する画処理前の画信号が各ア
ドレスの点線から前の部分において記憶されており、こ
の中から現在の各画素と近接する画素の画信号１〜１０
を取り出すには、メモリ回路ＭＭの出力１１から斜線部
以外の信号をサンプリングのうえホールドする必要があ
り、この目的でＤ形フリップフロップ回路ＦＦ，を設け
ている。
すなわち、Ｄ形フリップフロップ回路ＦＦ３にはクロッ
クパルスＣＰ２が与えられており、その立上り時にデー
タ入力Ｄへ与えられている信号が“Ｈ゛であればセット
、６１′゛であればリセットを行ない、メモリ回路ＭＭ
から読み出した、直前の走査線ｎ−１における各画素の
画信号１〜１０を保持し、出力１２を生じている。
クパルスＣＰ２が与えられており、その立上り時にデー
タ入力Ｄへ与えられている信号が“Ｈ゛であればセット
、６１′゛であればリセットを行ない、メモリ回路ＭＭ
から読み出した、直前の走査線ｎ−１における各画素の
画信号１〜１０を保持し、出力１２を生じている。
また、出力１２の与えられるＤ形フリップフロップ回路
ＦＦ４は、クロックパルスＣＰｌのインバータ１Ｖ２を
介した反転パルス１３の立上りにおいて前述と同様に動
作し、クロックパルスＣＰｌとＣＰ，の位相差に応じた
遅延出力１４を発生のうえＮＡＮＤゲートＧ２の一方の
入カへ与えている。
ＦＦ４は、クロックパルスＣＰｌのインバータ１Ｖ２を
介した反転パルス１３の立上りにおいて前述と同様に動
作し、クロックパルスＣＰｌとＣＰ，の位相差に応じた
遅延出力１４を発生のうえＮＡＮＤゲートＧ２の一方の
入カへ与えている。
したがつて、ＮＡＮＤゲートＧ２においては他方の入力
７との反転論理積を取り出力１５として送出するが、走
査線ｎにおける各画素に基づいた信号１〜０と対応する
入力７と、一方の入力１４における直前の走査線ｎ−１
の各画素に基づいた信号１〜９とは、その発生順位が一
つづ）シフトしており、現在の画素に基いて信号１〜＠
に対してクロックパルスＣＰｌの１周期だけ若い順位、
すなわち上述のｎ−１・ｍ−１に該当する信号１〜９が
同時にＮＡＮＤゲートＧ２の一方の入カへ与えられる。
なお、メモリ回路ＭＭの゜゜書き込み゛入力ＤＩにはフ
リップフロップ回路ＦＦ２の出力６、すなわち白信号と
中間調信号との和が与えられたうえ、これが記憶されて
おり、前述の操作により直前の走査線ｎ−１における白
信号または中間調信号が、ｌ現画素の中間調信号と反転
論理積として合成され、出力１５となつてＡＮＤゲート
ｑへ送出される。
７との反転論理積を取り出力１５として送出するが、走
査線ｎにおける各画素に基づいた信号１〜０と対応する
入力７と、一方の入力１４における直前の走査線ｎ−１
の各画素に基づいた信号１〜９とは、その発生順位が一
つづ）シフトしており、現在の画素に基いて信号１〜＠
に対してクロックパルスＣＰｌの１周期だけ若い順位、
すなわち上述のｎ−１・ｍ−１に該当する信号１〜９が
同時にＮＡＮＤゲートＧ２の一方の入カへ与えられる。
なお、メモリ回路ＭＭの゜゜書き込み゛入力ＤＩにはフ
リップフロップ回路ＦＦ２の出力６、すなわち白信号と
中間調信号との和が与えられたうえ、これが記憶されて
おり、前述の操作により直前の走査線ｎ−１における白
信号または中間調信号が、ｌ現画素の中間調信号と反転
論理積として合成され、出力１５となつてＡＮＤゲート
ｑへ送出される。
出力１５は、現画素の中間調信号が直前の走査線ｎ−１
における白信号または中間調信号によつて反転、すなわ
ち黒信号へ変換されたものとなつており、これと、フリ
ップフロップ回路ＦＦ２の出力６すなわち現画素の白信
号と中間調信号との和信号を、ＡＮＤゲートＧ，におい
て論理積処理すると、現画素の中間調信号が変換された
黒信号により出力６の中間調信号が阻止され、かつ、他
の白信号および黒信号と同一タイミングにより合成され
、直前の走査線ｎ−１における近接画素の信号との比較
により補正された処理後の画信号１６得られる。
における白信号または中間調信号によつて反転、すなわ
ち黒信号へ変換されたものとなつており、これと、フリ
ップフロップ回路ＦＦ２の出力６すなわち現画素の白信
号と中間調信号との和信号を、ＡＮＤゲートＧ，におい
て論理積処理すると、現画素の中間調信号が変換された
黒信号により出力６の中間調信号が阻止され、かつ、他
の白信号および黒信号と同一タイミングにより合成され
、直前の走査線ｎ−１における近接画素の信号との比較
により補正された処理後の画信号１６得られる。
また、直前の走査線ｎ−１における近接画素が黒信号で
あれば、メモリ回路ＭＭの読み出し出力が゜゜Ｌ゛のた
め現画素の中間調信号が゜゜Ｈ゛のま）送出されるため
、現画素の中間調信号は白信号として送出される。すな
わち以上の手段により、画信号１から取り出された現画
素の信号が中間調信号であるとき、現画素直前の走査線
ｎ−１における現画素と近接した画素の信号に応するメ
モリ回路ＭＭの記憶内容が、白信号または中間調信号で
あれば現画素の中間調信号の代りに黒信号が送出され、
かつ、記憶内容が黒信号であれば中間調信号の代りに白
信号が送出される。
あれば、メモリ回路ＭＭの読み出し出力が゜゜Ｌ゛のた
め現画素の中間調信号が゜゜Ｈ゛のま）送出されるため
、現画素の中間調信号は白信号として送出される。すな
わち以上の手段により、画信号１から取り出された現画
素の信号が中間調信号であるとき、現画素直前の走査線
ｎ−１における現画素と近接した画素の信号に応するメ
モリ回路ＭＭの記憶内容が、白信号または中間調信号で
あれば現画素の中間調信号の代りに黒信号が送出され、
かつ、記憶内容が黒信号であれば中間調信号の代りに白
信号が送出される。
補正後の画信号１６は、ゲートパルスＧＰおよびクロッ
クパルスＣＰｌの反転パルス１３における立上りによつ
てセットされるＤ形フリツプフロツープ回路ＦＦ５の出
力１７により、ＡＮＤゲートＧ４を介してゲートされ、
ゲートパルスＧＰが゜゜Ｈ゛となつてからの画信号１〜
［相］以降に対応する補正済のものが、Ｄ形フリップフ
ロップ回路ＦＦ６へ与えられる。
クパルスＣＰｌの反転パルス１３における立上りによつ
てセットされるＤ形フリツプフロツープ回路ＦＦ５の出
力１７により、ＡＮＤゲートＧ４を介してゲートされ、
ゲートパルスＧＰが゜゜Ｈ゛となつてからの画信号１〜
［相］以降に対応する補正済のものが、Ｄ形フリップフ
ロップ回路ＦＦ６へ与えられる。
Ｄ形フリップフロップＦＦ６はクロツクパニルスＣＰ２
の立上りにより制御されており、補正後の画信号出力１
８をクロックパルスＣＰ２の１周期に合致したパルス幅
の拡幅のうえ、送信画信号１９として出力０Ｔへ送出す
る。第５図、第６図は他の実施例を示すブロック図こで
あり、以上の説明が直前の走査線ｎ−１における近接し
た画素として、画素ｎ−１・ｍ−１を用いたのに対し、
第５図では画素ｎ−１・ｍを用い、第６図では画素ｎ−
１・ｍ＋１を用いるものとなつている。
の立上りにより制御されており、補正後の画信号出力１
８をクロックパルスＣＰ２の１周期に合致したパルス幅
の拡幅のうえ、送信画信号１９として出力０Ｔへ送出す
る。第５図、第６図は他の実施例を示すブロック図こで
あり、以上の説明が直前の走査線ｎ−１における近接し
た画素として、画素ｎ−１・ｍ−１を用いたのに対し、
第５図では画素ｎ−１・ｍを用い、第６図では画素ｎ−
１・ｍ＋１を用いるものとなつている。
すなわち、第５図では第３図のＤ形フリップフロップ回
路ＦＦ，，ＦＦ５およびインバータＩＶ２が省略され、
第３図の様に現在の画信号１とメモリ回路ＭＭの記憶内
容出力との時間関係をシフトせず、直接ＮＡＮＤゲート
Ｇ２により合成し、直前の走査線ｎ−１における近接し
た画素ｎ−１・ｍが白信号または中間調信号であれば現
画素の中間調信号に代つて黒信号を送出し、かつ、画素
ｎ−１・ｍが黒信号であれば同様に中間調信号の代りに
白信号を送出するものとなつている。
路ＦＦ，，ＦＦ５およびインバータＩＶ２が省略され、
第３図の様に現在の画信号１とメモリ回路ＭＭの記憶内
容出力との時間関係をシフトせず、直接ＮＡＮＤゲート
Ｇ２により合成し、直前の走査線ｎ−１における近接し
た画素ｎ−１・ｍが白信号または中間調信号であれば現
画素の中間調信号に代つて黒信号を送出し、かつ、画素
ｎ−１・ｍが黒信号であれば同様に中間調信号の代りに
白信号を送出するものとなつている。
た〜し、Ｄ形フリップフロップ回路ＦＦ３用として、第
７図に示すとおりクロックパルスＣＰｌ，ＣＰ２より位
相の進んだ第３のクロックパルスＣＰ３を用いている。
Ｌ 第６図は直前の走査線ｎ−１における隣接した画素
として、画素ｎ−１・ｍ＋１を用いる関係上、第５図の
回路へＤ形フリップフロップ回路ＦＦ７，ＦＦ８および
インバータＩＶ３を追加し、第３図とは反対に現画素の
信号をＤ形フリップフロップ回路ＦＦ７，ＦＦ８により
遅延方向へシフトしたうえ、メモリ回路ＭＭの記憶内容
出力と合成し、画素ｎ−１・ｍ＋１の信号に応じて第５
図と同様現画素の中間調信号に代り黒信号または白信号
を送出するものとなつている。なお、第３のクロックパ
ルスＣＰ３が用いられていることは第５図と同様である
。なお、第３図、第５図、第６図の回路は種々変形乃至
選択が可能であり、現画素の信号とメモリ回路ＭＭの記
憶内容出力との時間関係を定めるためにはシフトレジス
タ等を用いてもよいことは勿論であり、設計条件に応じ
回路構成を任意に定めることができる。
７図に示すとおりクロックパルスＣＰｌ，ＣＰ２より位
相の進んだ第３のクロックパルスＣＰ３を用いている。
Ｌ 第６図は直前の走査線ｎ−１における隣接した画素
として、画素ｎ−１・ｍ＋１を用いる関係上、第５図の
回路へＤ形フリップフロップ回路ＦＦ７，ＦＦ８および
インバータＩＶ３を追加し、第３図とは反対に現画素の
信号をＤ形フリップフロップ回路ＦＦ７，ＦＦ８により
遅延方向へシフトしたうえ、メモリ回路ＭＭの記憶内容
出力と合成し、画素ｎ−１・ｍ＋１の信号に応じて第５
図と同様現画素の中間調信号に代り黒信号または白信号
を送出するものとなつている。なお、第３のクロックパ
ルスＣＰ３が用いられていることは第５図と同様である
。なお、第３図、第５図、第６図の回路は種々変形乃至
選択が可能であり、現画素の信号とメモリ回路ＭＭの記
憶内容出力との時間関係を定めるためにはシフトレジス
タ等を用いてもよいことは勿論であり、設計条件に応じ
回路構成を任意に定めることができる。
また、本発明は送信機側のみならず受信機の入力側へ適
用してもよいことは云うまでもない。以上の説明により
明らかなとおり本発明によれば、送信原稿に空間周波数
の高い細かな白黒反復のパターンが連続的に存在しても
、近似的な補正がなされるため、受信画の解像度が劣化
せず、近来益々高画質の要求される傾向にある各種ファ
クシミリ装置へ適用して顕著な効果が得られる。
用してもよいことは云うまでもない。以上の説明により
明らかなとおり本発明によれば、送信原稿に空間周波数
の高い細かな白黒反復のパターンが連続的に存在しても
、近似的な補正がなされるため、受信画の解像度が劣化
せず、近来益々高画質の要求される傾向にある各種ファ
クシミリ装置へ適用して顕著な効果が得られる。
各図は本発明の実施例を示し、第１図、第２図は画素の
補正状況を示す図、第３図は回路構成のブロック図、第
４図は第３図における各部の波形を示すタイムチャート
、第５図、第６図は他の回路構成を示すブロック図、第
７図は第５図、第６図に用いるクロックパルスのタイム
チャートである。 ＩＮ・・・・・・入力、ＰＨ・・・・・・ピーク値ホー
ルド回路、ＲＶｌ，ＲＶ２・・・・・・ポテンショメー
タ、ＣＭｌ，ＣＭ２・・・・比較器、ＦＦｌ，ＦＦ２・
・・・・・フリップフロップ回路、ＦＦ３〜ＦＦ８・・
・・Ｄ形フリップフロップ回路、Ｇｌ，Ｇ，，Ｇ４・・
・・・・ＡＮＤゲート、Ｇ２，Ｇ５・・・・・・ＮＡＮ
Ｄ゛一ト、ＩＶｌ〜■，・・・・・・インバータ、ＣＴ
・・・・・・カウ″夕、ＭＭ・・・・・・メモリ回路、
０Ｔ・・・・・・出力、ＣＰｌ〜Ｐ３●●●●●●クロ
ックパルス、ＧＰＩＩ●●●●ゲＫｇトパルス。
補正状況を示す図、第３図は回路構成のブロック図、第
４図は第３図における各部の波形を示すタイムチャート
、第５図、第６図は他の回路構成を示すブロック図、第
７図は第５図、第６図に用いるクロックパルスのタイム
チャートである。 ＩＮ・・・・・・入力、ＰＨ・・・・・・ピーク値ホー
ルド回路、ＲＶｌ，ＲＶ２・・・・・・ポテンショメー
タ、ＣＭｌ，ＣＭ２・・・・比較器、ＦＦｌ，ＦＦ２・
・・・・・フリップフロップ回路、ＦＦ３〜ＦＦ８・・
・・Ｄ形フリップフロップ回路、Ｇｌ，Ｇ，，Ｇ４・・
・・・・ＡＮＤゲート、Ｇ２，Ｇ５・・・・・・ＮＡＮ
Ｄ゛一ト、ＩＶｌ〜■，・・・・・・インバータ、ＣＴ
・・・・・・カウ″夕、ＭＭ・・・・・・メモリ回路、
０Ｔ・・・・・・出力、ＣＰｌ〜Ｐ３●●●●●●クロ
ックパルス、ＧＰＩＩ●●●●ゲＫｇトパルス。
Claims (1)
- １ ファクシミリ画信号に対し第１および第２判別レベ
ルを設け前記第１判別レベルを超える白信号ならびに前
記第２判別レベル未満の黒信号および前記第１判別レベ
ルと第２判別レベルとの間の中間調信号との３階調信号
を前記画信号から順次に取り出す手段ＰＨ、ＣＭ＿１、
ＣＭ＿２、ＦＦ＿１、ＦＦ＿２、Ｇ＿１と、現画素直前
の主走査線における中間調以上の信号と黒信号とを主走
査の１周期分順次に記憶する記憶手段ＭＭと、取り出し
た信号が中間調信号であるとき前記々憶手段ＭＭにより
記憶された画信号中前記現画素と近接した一つの画素に
応ずる画信号が白信号および中間調信号であれば前記中
間調信号の代りに黒信号を送出しかつ前記画素に応ずる
画信号が黒信号であれば前記中間調信号の代りに白信号
を送出する手段Ｇ＿２と、これら中間調信号の代りの各
信号を前記３階調信号の白信号および黒信号と同一タイ
ミングにより合成して送出する手段Ｇ＿３とを備え、前
記記憶手段ＭＭは前記３階調信号を取り出す手段ＦＦ＿
２からの出力信号を順次に記憶する如く構成してなるこ
とを特徴とする画信号処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53035121A JPS6057786B2 (ja) | 1978-03-27 | 1978-03-27 | 画信号処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53035121A JPS6057786B2 (ja) | 1978-03-27 | 1978-03-27 | 画信号処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54127215A JPS54127215A (en) | 1979-10-03 |
| JPS6057786B2 true JPS6057786B2 (ja) | 1985-12-17 |
Family
ID=12433089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53035121A Expired JPS6057786B2 (ja) | 1978-03-27 | 1978-03-27 | 画信号処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057786B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883471A (ja) * | 1981-11-13 | 1983-05-19 | Oki Electric Ind Co Ltd | 画信号読取方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5299720A (en) * | 1976-02-18 | 1977-08-22 | Toshiba Corp | Method of converting analogous image signal to binary value |
| JPS5313821A (en) * | 1976-07-23 | 1978-02-07 | Sanyo Electric Co Ltd | Picture signal processing circuit |
-
1978
- 1978-03-27 JP JP53035121A patent/JPS6057786B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54127215A (en) | 1979-10-03 |
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