JPS6382060A - フアクシミリの画信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ファクシミリの画信号処理回路に関し１％に
、ディザ・マトリ、クスを用いた中間調処理時の間引縮
少機能に関する。

〔従来の技術〕

従来、ディザ・マトリ、クスを用いた中間調処理におい
ては、原稿を走査して生じた画素信号をディザ・マトリ
ックスによって二値化した後、主走査方向、副走査方向
に２値化画素信号を間引縮少していた。

ディザ・マトリックスを使用して二値化する場合、一般
に画素信号とディザ・マトリックス−データ（ディザ・
データ）を比較しその大小をａｌｌ。

１０１で符号化している。第５図は８×８デイザ・デー
タのパターンを示す。原稿を走査し第１走査目の第１〜
第８画素の信号が発生すると、それぞれの画素信号はデ
ィザ・データＡＩｌ〜Ａｌｌと比較される。次に第１走
査の第９〜第１６画素の信号もそれぞれディザ・データ
ＡＩｌ〜Ａ１８と比較される。したがって第１走査の画
素信号はディザ・データＡＩｌ〜Ａ！８と繰返し比較さ
れ二値化される。

同様にして第２走査目の画素信号はディザ・データへ霊
１〜ＡＩと繰り返し比較され、第３〜第８走査の画素信
号もそれぞれＡ３１−Ａ５６．Ａ４１”Ａ２Ｂ。

Ａ、１％Ａ、、　　、Ａ、ｌ〜Ａ、、　　、Ａ、、〜Ａ
、、、　　Ａ、、〜Ａ、。

のディザ・データと比較され二値化される。

〔発明が解決しようとする問題点〕

しかし、上述の二値化終了後に間引縮少を行う場合、た
とえば主走査方向に３画素毎に１画素の間引を行うと１
間引後の第１走査目の二値化データはディザ・データＡ
１１　＃　”１２　ｅ　Ａ１３　ｅ　Ａ１５　ｍ　Ａ１
６　＊Ａ１．　、　Ａ１．　、　ＡＩ□、・・・・・・
と比較されたデータとなシ、ディザ・データＡ１４　ｅ
　ＡＩｓと比較されたデータが消失する。

従って１間引縮少された結果についてはディザ・マ）　
ＩＪタックス配列が保存されず正規のディザ・マトリッ
クスによって中間調表現されないので画質の劣化が著し
いという欠点がある。

〔問題点を解決するための手段〕 本発明では、あらかじめ間引かれることがわかっている
画素に対してその直前あるいは直後の画素に対して与え
られるのと同じディザ・マトリ。

クスの閾値が与えられように、ディザ・マトリックスの
アドレスの計数を停止する機能を有し１間引縮少された
結果に対してディザ・マトリックスの配列が正しく保存
されることが可能となる機能有している。

〔実施例〕

次に本発明の実施例を図面を参照して説明する。

第１図は１本発明の一実施例を示すブロック図である。

図において、主走査カウンタ−１は主走査方向のディザ
・マトリックスのアドレスを計数し、副走査カウンター
２ｒｉ副走査方向のディザ・マトリックスのアドレスを
計数する。ディザ会データＲＯＭ３はカウンター１およ
び２で選択されるアドレスに対応するディザ・マトリッ
クスの閾値のデータを格納する。ＮＡＮＤゲー）４ｒ！
主走査問引信号と副走査間引信号からフレームメモリへ
の間引信号を生成する。この信号ｒｉＲＯＭ３の書込み
信号となる。ここで主走査、副走査間引信号はそれぞれ
主走査、副走査方向の間引位置を示す信号である。コン
パレータ５ｒｔ画素信号とディザ・データＲＯＭ３の出
力を比較して２値化を行い、フレームメモリ６は２値化
された１頁分の画信号を蓄積する。

ここでは、第５図に示す８×８のディザ・マトリックス
を用い、７５チに間引縮少を行う例について説明する。

７５％間引縮少を行う場合、主走査方向と副走査方向の
間引信号はそれぞれ第２図（ａｌ　、　（ｂｌのように
なる。それぞれの信号がＬレベルのとき主走査カウンタ
−１と副走査カウンター２は計数を停止する。この場合
、ＲＯＭ３ｒｉ計数停止時のアドレスによって読出され
る。従ってコンパレータ５で主走査方向の第４０　（Ｂ
ｊ整数）画素又は副走査方向の第４　ｍ　（ｍｒｊ整数
）ラインの画素の画素信号と比較されるディザ・データ
ｒｉ、直前の画素又は直前のラインの画素のディザ・デ
ータと同じとなる。このようにして２値化された画デー
タｒｉＮＡＮＤゲート４で生成された間引信号を基にし
てその符号がＩｇｌのときにフレームメモリ６へ書き込
まれる。

第３図は第１走査目の画素信号のコンパレータ５の出力
データと主走査間引信号を示し、出力データ中の符号は
、その出力データが形成されるときに）？、ＯＭ　３か
ら出力されたディザ・データを表わす。第３図から明ら
かなように、主走査間引信号発生時にはフレームメモリ
６にデータが書込まれないが、主走査方向のディザ配列
は保存される。

第４図は各主走査ラインの画素信号列のコンパレータ５
の出力データ列と副走査間引信号を示す。

斜線で示す出力データ列は前ラインの出力データ走査間
引信号発生時にはフレームメモリ６にデータが書込まれ
ないが、副走査方向のディザ配列は保存される。

〔発明の効果〕

以上説明したように１本発明は間引き画素に対して、そ
の直前又は直後の画素と同じディザ・マトリックスのア
ドレスをアドレスカウンターの動作を停止して割シ尚て
１間引き縮少された結果においてディザ・マトリ−ｙク
スの並びを保存することを可能しておシ、従来の方法に
比べて大幅に画質が改善された。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図（ａ）　
、　（ｂ）〜第４図はそれぞれ実施例の動作を示すタイ
ミングチャート、第５図はディザ・マトリヴクスパター
ンの例を示すブロック図である。 １・・・・・・主走査カウンタ−，２・・・・・・副走
査カウンター、３・・・・・・ディザ・データ几ＯＭ、
４・・・・・・ＮＡＮＤゲート、５・・・・・・コンパ
レータ、６・・・・・・フレームメモリ。

Claims (1)

【特許請求の範囲】
1. ディザ・マトリツクスを用いるファクシミリの中間調間
   引縮少処理回路において、アドレス順にディザ・データ
   を格納したディザ・マトリックス回路と、間引こうとす
   る画素に対しては主走査方向、副走査方向の両方につい
   てその直前あるいは直後の画素に対して与えられるのと
   同じディザ・マトリックスの閾値を与えるよう前記ディ
   ザ・マトリツクス回路のアドレスの計数を止める機能を
   有するアドレス指定回路とを有するファクシミリの画信
   号処理回路。