JPS6058433B2 - 電子式時計の報時装置 - Google Patents
電子式時計の報時装置Info
- Publication number
- JPS6058433B2 JPS6058433B2 JP547875A JP547875A JPS6058433B2 JP S6058433 B2 JPS6058433 B2 JP S6058433B2 JP 547875 A JP547875 A JP 547875A JP 547875 A JP547875 A JP 547875A JP S6058433 B2 JPS6058433 B2 JP S6058433B2
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- Japan
- Prior art keywords
- circuit
- signal
- counter
- output
- time
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Description
【発明の詳細な説明】
この発明は、電子式時計の報時装置に関するものであり
、特にＮ（Ｎ＝１、２、・・・・・・１２）時を報時す
る際はその（Ｎ−１）秒前から秒間隔で報時音をＮ回発
生させ、そのＮ回目の報時音がちようどＮ時において発
生するように構成した報時装置を提案するものである。
、特にＮ（Ｎ＝１、２、・・・・・・１２）時を報時す
る際はその（Ｎ−１）秒前から秒間隔で報時音をＮ回発
生させ、そのＮ回目の報時音がちようどＮ時において発
生するように構成した報時装置を提案するものである。
従来報時音によつて報時を行なうものは機械式時計にお
いて広く採用されているが、この機械式時計に採用され
ている報時装置は機械的に構成されているために大型で
あり、また精度も低く、電子式時計にそのまま採用する
ことは適当でない。この発明は、秒信号をカウントする
秒カウンタと、時信号をカウントする時カウンタを有す
る電子式時計について、簡単で小形化することができ、
しかも精度が高い報時装置を提案するものである。以下
図について説明する。
いて広く採用されているが、この機械式時計に採用され
ている報時装置は機械的に構成されているために大型で
あり、また精度も低く、電子式時計にそのまま採用する
ことは適当でない。この発明は、秒信号をカウントする
秒カウンタと、時信号をカウントする時カウンタを有す
る電子式時計について、簡単で小形化することができ、
しかも精度が高い報時装置を提案するものである。以下
図について説明する。
第１図はこの発明装置の一実施例の全体的構成Ｊを示す
ブロック図である。
ブロック図である。
図中１はクロック発生回路であり、１秒毎に繰返し発生
する秒信号Ｓｓを出力する。２はこの秒信号Ｓｓをカウ
ントする秒カウンタであり、ｍ進カウンタ２１と６進カ
ウンタ２２を有し、１分毎に繰返し発生する分信号門Ｓ
ｍを出力する。
する秒信号Ｓｓを出力する。２はこの秒信号Ｓｓをカウ
ントする秒カウンタであり、ｍ進カウンタ２１と６進カ
ウンタ２２を有し、１分毎に繰返し発生する分信号門Ｓ
ｍを出力する。
３はこの分信号Ｓｍをカウントする分カウンタであり、
ｗ進カウンタ３１と６進力ウンタ３２を有し、１時間毎
に繰返し発生する時信号Ｓｈを出力する。
ｗ進カウンタ３１と６進力ウンタ３２を有し、１時間毎
に繰返し発生する時信号Ｓｈを出力する。
４はこの時信号Ｓｈをカウントする時カウンタであり、
１２進カウンタとして構成され、これは１〜１２を反復
計数するように構成されている。
１２進カウンタとして構成され、これは１〜１２を反復
計数するように構成されている。
これらのカウンタ２，３，４の各出力はデコーダ（図示
せず）を介してディジタル表示される。第３図は時カウ
ンタ４の具体的構成例を示す図であり、図（代）ｈは時
信号Ｓｈの入力信号、４１ａ〜４１ｅはフリップフロッ
プ、４２は２入力ＡＮＤ回路、４３は３入力ＡＮＤ回路
、４４ａ，４４ｂはワンチヨツト回路、４５は２入力０
Ｒ回路、Ｈ，ｉ，ｊ，ｋ，ｌは出力信号である。
せず）を介してディジタル表示される。第３図は時カウ
ンタ４の具体的構成例を示す図であり、図（代）ｈは時
信号Ｓｈの入力信号、４１ａ〜４１ｅはフリップフロッ
プ、４２は２入力ＡＮＤ回路、４３は３入力ＡＮＤ回路
、４４ａ，４４ｂはワンチヨツト回路、４５は２入力０
Ｒ回路、Ｈ，ｉ，ｊ，ｋ，ｌは出力信号である。
第１図において５は時カウンタ４からの出力信号Ｈ，ｉ
，ｊ，ｋｌを受けて報時制御のための信号ＨＯ，ｉＯ，
ｊＯ，ｋＯ，ｌＯを出力する時信号デコーダ回路であり
、その具体的構成例が第４図に示されている。第４図に
おいて、５１は２入力．ＡＮＤ回路、５２は２入力ＮＡ
ＮＤ回路てある。第５図は、時カウンタ４への入力信号
Ｓｈが１〜１２時のときの信号ＨＯ，ｉＯ，ｊＯ，ｋＯ
，ｌＯのディジタル値を示す真理値図表である。なお帛
時の次は再び１時である。第１図において、６は秒カウ
ンタ２からの信号ａ−ｇを受けて、報時制御のための信
号ＡＯ，ｂＯ，ｃＯ，ｄＯ，ｅＯ，ｇＯを出力する秒信
号デコーダ回路であり、その具体的構成例が第６図に示
されている。
，ｊ，ｋｌを受けて報時制御のための信号ＨＯ，ｉＯ，
ｊＯ，ｋＯ，ｌＯを出力する時信号デコーダ回路であり
、その具体的構成例が第４図に示されている。第４図に
おいて、５１は２入力．ＡＮＤ回路、５２は２入力ＮＡ
ＮＤ回路てある。第５図は、時カウンタ４への入力信号
Ｓｈが１〜１２時のときの信号ＨＯ，ｉＯ，ｊＯ，ｋＯ
，ｌＯのディジタル値を示す真理値図表である。なお帛
時の次は再び１時である。第１図において、６は秒カウ
ンタ２からの信号ａ−ｇを受けて、報時制御のための信
号ＡＯ，ｂＯ，ｃＯ，ｄＯ，ｅＯ，ｇＯを出力する秒信
号デコーダ回路であり、その具体的構成例が第６図に示
されている。
図中、６１ａ〜６１ｄは２入力ＡＮＤ回路、６２ａ，６
２ｂは排他的論理和回路、６３ａ，６３ｂはインバータ
回路、６４は４入力．ＮＯＲ回路、６５は２入力ＮＯＲ
回路、６６は２入力Ｎ，ＡＤ回路、６７は２入力０Ｒ回
路である。この秒信号デコーダ回路６は、秒カウンタ２
が５９８のときにこれを０１の信号、秒カウンタ２が関
秒のときにこれを０２の信号に変換し、以下同様にして
秒．カウンタ２が４１秒のときこれを１９の信号に変換
するものである。秒カウンタ２のｗ進カウンタ２１の出
力信号ａ−ｄと、デコーダ回路６の出力ＡＯ〜ＤＯとの
関係を第７図の真理値図表に示す。なおデコーダ回路６
の出力０１，０２，・・・１９は、ＡＯに１，恥に２，
Ｃ０に４，ｄ０に８，ｅ０に１０の重みを付したときの
値である。秒カウンタ２のｌ喘カウンタ２１がＯ〜９の
とき、出力信号Ｄ。，ｃＯ，ｂＯ，ａＯは０，９，８，
・・１となり、信号１０は秒カウンタ２の６進カウンタ
２２が５鰍のときに０１それが旬秒のときに１０となる
。また信号？はデコーダ回路６の出力有効期間、今の例
では秒カウンタ２が４１秒までから５鰍までの期間に゜
“１゛レベルとなる。再び第１図において、７はデコー
ダ回路５，６の出力の一致を見る一致回路であり、その
具体的構成例を第８図に示す。
２ｂは排他的論理和回路、６３ａ，６３ｂはインバータ
回路、６４は４入力．ＮＯＲ回路、６５は２入力ＮＯＲ
回路、６６は２入力Ｎ，ＡＤ回路、６７は２入力０Ｒ回
路である。この秒信号デコーダ回路６は、秒カウンタ２
が５９８のときにこれを０１の信号、秒カウンタ２が関
秒のときにこれを０２の信号に変換し、以下同様にして
秒．カウンタ２が４１秒のときこれを１９の信号に変換
するものである。秒カウンタ２のｗ進カウンタ２１の出
力信号ａ−ｄと、デコーダ回路６の出力ＡＯ〜ＤＯとの
関係を第７図の真理値図表に示す。なおデコーダ回路６
の出力０１，０２，・・・１９は、ＡＯに１，恥に２，
Ｃ０に４，ｄ０に８，ｅ０に１０の重みを付したときの
値である。秒カウンタ２のｌ喘カウンタ２１がＯ〜９の
とき、出力信号Ｄ。，ｃＯ，ｂＯ，ａＯは０，９，８，
・・１となり、信号１０は秒カウンタ２の６進カウンタ
２２が５鰍のときに０１それが旬秒のときに１０となる
。また信号？はデコーダ回路６の出力有効期間、今の例
では秒カウンタ２が４１秒までから５鰍までの期間に゜
“１゛レベルとなる。再び第１図において、７はデコー
ダ回路５，６の出力の一致を見る一致回路であり、その
具体的構成例を第８図に示す。
図中７１ａ〜７１ｂは排他的論理和回路、７２は５入力
ＮＯＲ回路、７３・は２入力ＡＮＤ回路である。排他的
論理和回路７１ａ〜７１ｅは夫々、信号ＡＯとＨＯｌ信
号ＢＯとＩＯｌ信号ＣＯとわ、信号ＤＯ．ｌ５ｋＯｌ信
号０と１０との一致を検知し、ＮＯＲ回路７２はそれら
が全て一致したときに゜゜１゛レベルの出力を出す。こ
の出力は信号ＧＯが“１゛レベルにある期間ではＡＮＤ
回路７３を通り、一致出力ｍとなる。第１図において、
８は分検出用の２入力ＡＮＤ回路てあり、分カウンタ３
のｗ進カウンタ３１が９で、６進カウンタ３２が５、即
ち分カウンタ３が５紛のときに゜“１゛レベル出力ｎを
出す。
ＮＯＲ回路、７３・は２入力ＡＮＤ回路である。排他的
論理和回路７１ａ〜７１ｅは夫々、信号ＡＯとＨＯｌ信
号ＢＯとＩＯｌ信号ＣＯとわ、信号ＤＯ．ｌ５ｋＯｌ信
号０と１０との一致を検知し、ＮＯＲ回路７２はそれら
が全て一致したときに゜゜１゛レベルの出力を出す。こ
の出力は信号ＧＯが“１゛レベルにある期間ではＡＮＤ
回路７３を通り、一致出力ｍとなる。第１図において、
８は分検出用の２入力ＡＮＤ回路てあり、分カウンタ３
のｗ進カウンタ３１が９で、６進カウンタ３２が５、即
ち分カウンタ３が５紛のときに゜“１゛レベル出力ｎを
出す。
９は信号Ｍ，ｎを受ける２入力ＡＮＤ回路、１０は時信
号Ｓｈを受ける検出回路、１１はＲＳフリップフロップ
、１２はゲート回路、１３は鳴音装置である。
号Ｓｈを受ける検出回路、１１はＲＳフリップフロップ
、１２はゲート回路、１３は鳴音装置である。
フリップフロップ１１はＡＮＤ回路９の出力が４６Ｆ゛
レベルになることによリセットされ、その出力Ｑが“゜
１゛レベルとなり、また検出回路１０の出力が゜“１゛
レベルになるとリセットされ、その出力Ｑが゜“０゛レ
ベルに復帰する。ゲート回路１２はフリップフロップ１
１の出力Ｑが６゜ｒ゛レベルのときに開き、秒信号Ｓｓ
を鳴音信号Ｐとして出力し、鳴音装置１３を１秒毎に作
動させる。第２図は９時を報時する際の各信号を示して
いる。
レベルになることによリセットされ、その出力Ｑが“゜
１゛レベルとなり、また検出回路１０の出力が゜“１゛
レベルになるとリセットされ、その出力Ｑが゜“０゛レ
ベルに復帰する。ゲート回路１２はフリップフロップ１
１の出力Ｑが６゜ｒ゛レベルのときに開き、秒信号Ｓｓ
を鳴音信号Ｐとして出力し、鳴音装置１３を１秒毎に作
動させる。第２図は９時を報時する際の各信号を示して
いる。
この例では、８時５紛４１秒において一致回路７のＡＮ
Ｄ回路７３への信号？が“゜１゛レベルとなる。９時を
報時する前においては、時カウンタ４への時信号Ｓｈは
８時を示すものとなつており、時信号デコーダ回路５の
出力１０，ｋ０，ｊ０，１０，ｈ０は第５図から明らか
なように、０１０００となつている。
Ｄ回路７３への信号？が“゜１゛レベルとなる。９時を
報時する前においては、時カウンタ４への時信号Ｓｈは
８時を示すものとなつており、時信号デコーダ回路５の
出力１０，ｋ０，ｊ０，１０，ｈ０は第５図から明らか
なように、０１０００となつている。
従つて８時５扮５鍛になつて秒信号デコーダ回路６の出
か０，ｄ０，ｃ０，ｂ０，ａ０が０１０００となれば、
一致回路７の出力ｍが“１゛レベルとなり、，ＡＮＤ回
路９の出力ｑも゛゜１゛レベルとなつて、フリップフロ
ップの出力Ｑが６６ｒレベルになる。従つてこの８時５
紛５鍬から１秒間隔でゲート回路１２の出力Ｐが゜゜１
゛レベルとなり、鳴音装置１３が１秒間隔で作動する。
９回目の鳴音の開始は、分カウンタ３から時カウンタ４
へ桁上げ信号が出る時点、即ちちようど９時になつた時
点である。
か０，ｄ０，ｃ０，ｂ０，ａ０が０１０００となれば、
一致回路７の出力ｍが“１゛レベルとなり、，ＡＮＤ回
路９の出力ｑも゛゜１゛レベルとなつて、フリップフロ
ップの出力Ｑが６６ｒレベルになる。従つてこの８時５
紛５鍬から１秒間隔でゲート回路１２の出力Ｐが゜゜１
゛レベルとなり、鳴音装置１３が１秒間隔で作動する。
９回目の鳴音の開始は、分カウンタ３から時カウンタ４
へ桁上げ信号が出る時点、即ちちようど９時になつた時
点である。
今の例で、鳴音は９回目を最終の鳴音としなければなら
ない。
ない。
これは９回目の鳴音のすぐ後で、ゲート回路１を閉じる
ことによつて達成され、これは検出回路１０の出力によ
つてフリップフロップ１１をリセットすることによつて
達成される。検出回路１０はカウンタ３２からの桁上げ
信号に応動し、カウンタ２１が（１）秒から０１秒にな
るまでの間にフリップフロップ１１をリセットするよう
に構成される。具体的には、この検出回路１０は、カウ
ンタ２１が０囲２になつたときにカウンタ３２かな出る
桁上げ信号を、僅かに遅延させる遅延回路と、この出力
を受けてある時間だけ゜“１゛レベル出力を出すモノマ
ルチ回路とを含んでいる。上述の実施例は、加えて最終
の報時鳴音、即ちＮ時ちようどの時点における鳴音を、
それまでに１秒間隔で鳴る予報鳴音と識別するように構
成している。
ことによつて達成され、これは検出回路１０の出力によ
つてフリップフロップ１１をリセットすることによつて
達成される。検出回路１０はカウンタ３２からの桁上げ
信号に応動し、カウンタ２１が（１）秒から０１秒にな
るまでの間にフリップフロップ１１をリセットするよう
に構成される。具体的には、この検出回路１０は、カウ
ンタ２１が０囲２になつたときにカウンタ３２かな出る
桁上げ信号を、僅かに遅延させる遅延回路と、この出力
を受けてある時間だけ゜“１゛レベル出力を出すモノマ
ルチ回路とを含んでいる。上述の実施例は、加えて最終
の報時鳴音、即ちＮ時ちようどの時点における鳴音を、
それまでに１秒間隔で鳴る予報鳴音と識別するように構
成している。
具体的には第１図の実施例では、分信号Ｓｍをカウント
するカウンタ３２の桁上げ出力Ｓｈを鳴音装置１３の鳴
音ピッチ制御に利用することにより、例えば予報鳴音を
４４０ＨＺ１時報鳴音を８８０圧として異なつた鳴音を
得ている。またカウンタ３２の桁上げ出力Ｓｈで、フリ
ップフロップ１１を直接リセットして、ゲート回路１２
の出力に予報信号を得て鳴音装置１３を作動すると共に
、カウンタ３２の桁上げ出力Ｓｈを異なつた鳴音装置に
印加して異なつた鳴音として、例えば、チヤイム音を発
生させることも可能である。以上の説明から明らかなよ
うに、この発明によればクツロク計数機能を持つ電子式
時計に付加する高精度の報時装置を容易かつ安価に実現
でき、また報時鳴音と予報鳴音と相違させることにより
、確実な報時を達成でき、鳴音信号を必要とするタイマ
装置など応用範囲が広く、実用上の価値は非常に大きい
。
するカウンタ３２の桁上げ出力Ｓｈを鳴音装置１３の鳴
音ピッチ制御に利用することにより、例えば予報鳴音を
４４０ＨＺ１時報鳴音を８８０圧として異なつた鳴音を
得ている。またカウンタ３２の桁上げ出力Ｓｈで、フリ
ップフロップ１１を直接リセットして、ゲート回路１２
の出力に予報信号を得て鳴音装置１３を作動すると共に
、カウンタ３２の桁上げ出力Ｓｈを異なつた鳴音装置に
印加して異なつた鳴音として、例えば、チヤイム音を発
生させることも可能である。以上の説明から明らかなよ
うに、この発明によればクツロク計数機能を持つ電子式
時計に付加する高精度の報時装置を容易かつ安価に実現
でき、また報時鳴音と予報鳴音と相違させることにより
、確実な報時を達成でき、鳴音信号を必要とするタイマ
装置など応用範囲が広く、実用上の価値は非常に大きい
。
第１図はこの発明装置の一実施例の全体的構成を示すブ
ロック図、第２図は動作説明用のタイミングチャート、
第３図は時カウンタの構成例を示す論理回路図、第４図
は時信号デコーダ回路の構成例を示す論理回路図、第５
図はその真理値図表、第６図は秒信号デコーダ回路の構
成例を示す論理回路図、第７図はその真理値図表、第８
図は一致回路の構成例を示す論理回路図てある。
ロック図、第２図は動作説明用のタイミングチャート、
第３図は時カウンタの構成例を示す論理回路図、第４図
は時信号デコーダ回路の構成例を示す論理回路図、第５
図はその真理値図表、第６図は秒信号デコーダ回路の構
成例を示す論理回路図、第７図はその真理値図表、第８
図は一致回路の構成例を示す論理回路図てある。
Claims (1)
- 【特許請求の範囲】 １ 秒信号をカウントする秒カウンタ、分信号をカウン
トする分カウンタ、時信号をカウント時カウンタ、上記
秒カウンタのカウントアップに伴なつて歩進出力が逆に
少なくなる秒信号デコーダ回路、上記時カウンタの出力
を受ける時信号デコーダ回路、上記両デコーダ回路の出
力を受けそれらの出力信号が一致したときに一致出力を
送出する一致回路、上記分カウンタの出力を受けて５９
分を検出する検出回路、上記一致回路の出力と検出回路
の検出信号とを受けたとき出力するアンド回路、このア
ンド回路の出力をラッチし、時カウンタの桁上げ信号に
よりリセットされるラッチ回路、このラッチ回路の出力
と秒信号を受けるゲート回路、及びこのゲート回路の出
力により駆動され報時音を発生する鳴音装置を備え、上
記両デコーダ回路の出力が一致した時点から上記時カウ
ンタの桁上げ時点まで上記鳴音装置を秒間隔で駆動して
報時時刻に対応する回数の報時音を発生させると共に、
この報時音の最後の鳴り始めを各報時時刻に合致させる
ようにしたことを特徴とする電子時計の報時装置。 ２ 上記鳴音装置は、上記分カウンタの桁上げ信号を受
けて報時音の最終鳴音と、他の報時鳴音とを相違させる
ものであることを特徴とする特許請求の範囲第１項記載
の電子時計の報時装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP547875A JPS6058433B2 (ja) | 1975-01-09 | 1975-01-09 | 電子式時計の報時装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP547875A JPS6058433B2 (ja) | 1975-01-09 | 1975-01-09 | 電子式時計の報時装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5180261A JPS5180261A (en) | 1976-07-13 |
| JPS6058433B2 true JPS6058433B2 (ja) | 1985-12-19 |
Family
ID=11612345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP547875A Expired JPS6058433B2 (ja) | 1975-01-09 | 1975-01-09 | 電子式時計の報時装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058433B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451868A (en) * | 1977-09-30 | 1979-04-24 | Matsushita Electric Works Ltd | Electronic hour striknng circuit |
| JPS5458062A (en) * | 1977-10-15 | 1979-05-10 | Matsushita Electric Works Ltd | Electronic time striking circuit |
| JPS5497067A (en) * | 1978-01-17 | 1979-07-31 | Sony Corp | Electronic watch |
| JPS54115273A (en) * | 1978-02-28 | 1979-09-07 | Matsushita Electric Works Ltd | Electronic hour striking circuit |
| JPS5822391Y2 (ja) * | 1979-08-01 | 1983-05-13 | 株式会社ケンウッド | 多点駆動型平板スピ−カ用の振動板 |
| JPS5952498U (ja) * | 1982-09-24 | 1984-04-06 | 富士計器株式会社 | 電子メロデイ時報時計 |
-
1975
- 1975-01-09 JP JP547875A patent/JPS6058433B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5180261A (en) | 1976-07-13 |
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