JPS6058652A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１ン　発明の属する技術分野 本発明は静電気保護素子を有する半導体集積回路に関す
るものである。

（２）従来技術の説明 静電気による回路素子の破壊を防止するための手段とし
て、ダイオード、トランジスタ、抵抗等を保護素子とし
て用いることは従来よシ行なわれている。しかしこのよ
うな保護素子は素子自身の破壊を防ぐため、充分に大き
な面積を必要とし、チップ面積の増加の要因となってい
る。又これらの保護素子は配置場所によすその効果が変
わるという欠点があった。

（３）発明の目的 本発明の目的は上記欠点を除去しチップ面積を増加する
ことなく、シか本堂に一定した静電保護効果が期待でき
る半導体集積回路装置を提供するものである。

（４）発明の構成 上記目的を達成するための本発明の要旨は一導電型の半
導体基板の一主面に他導電型の第１半導体領域を形成し
、この第１半導体領域中に基板と同導電型の第２半導体
領域を形成し、この第２半導体領域の上に絶縁膜をはさ
んでメタライズ工程による入出力用端子を設けることに
より、静電保護効果を入出力端子自身にもたせることが
できる。

（５）実施例 次に本発明の実施例について図面を用い説明する。

第１図は本発明による入出力用端子部の断面図である。

１はＰ型半導体基板であシ、２は基板中に形成されたＮ
型エピタキシャル領域、３はエピタキシャル領域中に形
成されたＰ型拡散領域、４は酸化膜、５は入出力端子で
ある。

これに対し第２図は従来の入出力端子の断面図であシ、
本発明の実施例と比べるとＰ型拡散領域が含まれていな
い。

以下本発明の実施例の第１図と従来方式の第２図とを比
べながら本発明の効果を示す。入出力端子と基板間の等
価回路を考えた場合第１図の等価回路は第３図のように
なるＴ１は基板をコレクタ、Ｎ型エピタキシャル領域ヲ
ベース、Ｐ型拡散領域をエミッタとするＰＮＰ　）ラン
ジスタである。Ｃ２はエミッタ・ベース間の接合容量、
Ｃ３はコレクタ・ベース間の接合容量である。従ってト
ランジスタＴ１のエミッタ・コ２−Ｃ３ レクタ（基板）間の容量は。２＋６３となシ、常に０３
よシ小さな値となる。又Ｃ１は入出力端子とＴ１のエミ
ッタ間の酸化膜による容量である。

これに対し、第２図の等価回路は第４図のようになる。

Ｄｌは基板をアノード、Ｎ型エピタキシャル層をカソー
ドとするダイオードであり、Ｃ５はダイオードの接合容
量であり、Ｃ４は入出力端子とＤｌのカソード間の酸化
膜による容量である。

第１図と第２図のプロセスが第１図のＰ型拡散領域３を
除いて同じ場合、第３図の０３の容量と第４図の０５の
容量は同じであり、Ｔ１のエミッタ、基板間の容量はＴ
１のカソード、基板間の容量よシも小さい。又第３図の
Ｃ１と第４図のＣ４は同じ容量と考えられるので、静電
気による電圧が入出力端子に加わった場合、Ｔ１のエミ
ッタコレクタ間に加わる電圧はＤｌのカソードアノード
間に加わる電圧によシも大きくなる。又Ｄ１の逆耐圧は
Ｔ１のコレクタ・ベース間の逆耐圧と同じと考えられる
ため、Ｔ１のエミッタ・コレクタ間の耐圧はＤｌの逆耐
圧よシも小さく、前述の容量の差による印加電圧の差と
あいまってＴ１によるサージ電流の吸収が大きくなシ、
よシ大きな静電耐圧効果をもたらすととＫなる。

（６）発明の詳細 な説明したように、入出力端子の下にトランジスタを設
けることによりチップ面積の増加を防ぎ、素子配置に関
係なく一定の静電耐圧効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図は従来
方式の断面図、第３図、第４図は各々本発明の詳細な説
明するために用いた等価回路で、第３図は第１図、第４
図は第２図等価回路である。 なお図において、１・・・・・・Ｐ型半導体基板、２・
・・・・・Ｎ型エピタキシャル領域、３・・・・・・Ｐ
壓拡散領域、４・・・・・・酸化膜、５・・・・・・提
出力端子、である。 第１図 １ 第３図 第２図 第４聞

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基板の一主面に逆導電型の第１半導体
   領域を形成し、該半導体領域内に一導電型の第２半導体
   領域を形成し該第２半導体領域の上に絶縁膜をはさんで
   メタライズ層による入出力端子を設けたことを特徴とす
   る半導体集積回路装置。