JPH04101262A - システムバス制御方式 - Google Patents
システムバス制御方式Info
- Publication number
- JPH04101262A JPH04101262A JP21812290A JP21812290A JPH04101262A JP H04101262 A JPH04101262 A JP H04101262A JP 21812290 A JP21812290 A JP 21812290A JP 21812290 A JP21812290 A JP 21812290A JP H04101262 A JPH04101262 A JP H04101262A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- bus master
- write
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシステムバス制御方式に係）、特に主記憶装置
のバス７スタとのデータ転送方式を実現する九〇のシス
テムバス１ｒｌＪｊｌ方式に関するものである。
のバス７スタとのデータ転送方式を実現する九〇のシス
テムバス１ｒｌＪｊｌ方式に関するものである。
従来のシステムバス制御方式は、最初にデータ転送要求
があったバスマスタから出力されたアドレスを入力し、
記憶素子に対してアクセスを開始し、その記憶素子がデ
ータの送受信が可能になるまで他のバスマスタからデー
タ転送要求の有無にかかわらず最初にバスの使用権？獲
得したバスマスクがバスを占有していた。そ１−て、そ
のデータ転送が終了した後他のバスマスタからの要求を
受は付は次のデータ転送サイクルを行なっていた。
があったバスマスタから出力されたアドレスを入力し、
記憶素子に対してアクセスを開始し、その記憶素子がデ
ータの送受信が可能になるまで他のバスマスタからデー
タ転送要求の有無にかかわらず最初にバスの使用権？獲
得したバスマスクがバスを占有していた。そ１−て、そ
のデータ転送が終了した後他のバスマスタからの要求を
受は付は次のデータ転送サイクルを行なっていた。
第３図に従来のシステムバス制御方式のタイムチャート
を示す。
を示す。
この第３図はアドレスを入力しアクセスを開始してから
記憶素子がデータ転送が可能となる時間を２クロツクと
仮定しており、バスマスタが５チヤンネルある場合のタ
イミングチャートである。
記憶素子がデータ転送が可能となる時間を２クロツクと
仮定しており、バスマスタが５チヤンネルある場合のタ
イミングチャートである。
この従来のシステムバス制御方式では、記憶素子に対し
てアクセス１に開始してからデータの送受信が可能にな
るまでの間バスを占有してい友。
てアクセス１に開始してからデータの送受信が可能にな
るまでの間バスを占有してい友。
このように無意味な時間もバスを使用している丸め、バ
スの使用率が高くなり、システム全体のデータ転送能力
が下がるという課題が６つ九。
スの使用率が高くなり、システム全体のデータ転送能力
が下がるという課題が６つ九。
本発明のシステムバス制御方式は、複数のバスマスタが
システムバスを介して主記憶装置をアクセスする情報処
理装置において、上記主記憶装置上に、各バスマスタか
らデータ転送要求があった主記憶上のアドレス、要求が
あったバスマスタを示すチャンネル番号、リードまたは
ライトアクセスの何れかを示す情報およびライトアクセ
ス時のライトデータをデータ転送要求があった順に上記
情報を保持するＦＩＦＯ（Ｆａｓｔ−ＩＮ＠Ｆａａｔ
−０ＵＴ ）レジスタとこのＦＩＦＯレジスタの入出
力を制御するＦＩＦＯ制御回路およびバスの使用許可を
各バスマスタに指示するバス制御回路を有し、バスマス
タからデータ転送要求があった際、そのバスマスタから
出力されるアドレスを入力し記憶素子に対してアクセス
を開始するがその記憶素子がデータの送受信が可能にな
るまでの関他のバスマスタからデータ転送要求があった
際、最初に要求があつ九バスマスタのバス使用を中断し
、上記ＦＩＦＯレジスタにアドレス、バスマスタのチャ
ンネル番号。
システムバスを介して主記憶装置をアクセスする情報処
理装置において、上記主記憶装置上に、各バスマスタか
らデータ転送要求があった主記憶上のアドレス、要求が
あったバスマスタを示すチャンネル番号、リードまたは
ライトアクセスの何れかを示す情報およびライトアクセ
ス時のライトデータをデータ転送要求があった順に上記
情報を保持するＦＩＦＯ（Ｆａｓｔ−ＩＮ＠Ｆａａｔ
−０ＵＴ ）レジスタとこのＦＩＦＯレジスタの入出
力を制御するＦＩＦＯ制御回路およびバスの使用許可を
各バスマスタに指示するバス制御回路を有し、バスマス
タからデータ転送要求があった際、そのバスマスタから
出力されるアドレスを入力し記憶素子に対してアクセス
を開始するがその記憶素子がデータの送受信が可能にな
るまでの関他のバスマスタからデータ転送要求があった
際、最初に要求があつ九バスマスタのバス使用を中断し
、上記ＦＩＦＯレジスタにアドレス、バスマスタのチャ
ンネル番号。
リードまたはライトアクセスの情報、また、ライトアク
セスだった際はライトデータも入力し、記憶素子がデー
タの送受信が可能になった時点で他のバスマスタからの
要求の受は付けを中断し、送受信が可能となつ几アクセ
スを行なったバスマスタとデータ転送を行ない、完了と
同時に上記ＦＩＦＯレジスタを１段シフトしてそのＦＩ
ＦＯレジスタ内の次のアドレスおよびリード、ライト情
報によシ記憶素子に対してアクセスを開始してデータの
送受信が可能になった時点でライト時は上記ＦＩＦＯレ
ジスタ内のライトデータを書き込み、リード時は上記Ｆ
ＩＦＯレジスタ内のバスマスタのチャンネル番号で示さ
れるバスマスタとデータ転送を行なうようにしたもので
ある。
セスだった際はライトデータも入力し、記憶素子がデー
タの送受信が可能になった時点で他のバスマスタからの
要求の受は付けを中断し、送受信が可能となつ几アクセ
スを行なったバスマスタとデータ転送を行ない、完了と
同時に上記ＦＩＦＯレジスタを１段シフトしてそのＦＩ
ＦＯレジスタ内の次のアドレスおよびリード、ライト情
報によシ記憶素子に対してアクセスを開始してデータの
送受信が可能になった時点でライト時は上記ＦＩＦＯレ
ジスタ内のライトデータを書き込み、リード時は上記Ｆ
ＩＦＯレジスタ内のバスマスタのチャンネル番号で示さ
れるバスマスタとデータ転送を行なうようにしたもので
ある。
本発明においては、記憶素子に対してアクセスｔ−開始
してから記憶素子のデータの送受信が可能となるまでの
間アクセスを行なったバスマスタのシステムバスの使用
を中断し、他のバスマスタとの転送を行なう。
してから記憶素子のデータの送受信が可能となるまでの
間アクセスを行なったバスマスタのシステムバスの使用
を中断し、他のバスマスタとの転送を行なう。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるシステムバス制御方式の一実施例
を示すブロック図である。
を示すブロック図である。
この第１図において、１１．１２・・・１５は主記憶装
置に対してデータ転送を行うバスマスタ、１６は主記憶
装置、１７〜１９はシステムバスで、システムバス１７
ａアドレス／テータ、システムバス１８はバス要求信号
、システムバス１９は７）’レス許可信号、データ許可
信号である。
置に対してデータ転送を行うバスマスタ、１６は主記憶
装置、１７〜１９はシステムバスで、システムバス１７
ａアドレス／テータ、システムバス１８はバス要求信号
、システムバス１９は７）’レス許可信号、データ許可
信号である。
２０は各バスマスタ１１〜１５からデータ転送要求があ
った主記憶上のアドレス、要求があっ九バスマスタを示
すチャンネル番号、リードまたはライトアクセスの何れ
かを示す情報およびライトアクセス時のライトデータを
データ転送要求があった順に上記情報を保持するＦＩＦ
Ｏレジスタ、２１ａこｏｙＩｒｏレジスタ２００Å出力
を制御するＦＩＦＯ制御回路、２２はバスの使用許可を
各ノくスマスタ１１〜１５に指示するバス制御回路、２
３はメモリで、これらは主記憶装置１６に設けられてい
る。
った主記憶上のアドレス、要求があっ九バスマスタを示
すチャンネル番号、リードまたはライトアクセスの何れ
かを示す情報およびライトアクセス時のライトデータを
データ転送要求があった順に上記情報を保持するＦＩＦ
Ｏレジスタ、２１ａこｏｙＩｒｏレジスタ２００Å出力
を制御するＦＩＦＯ制御回路、２２はバスの使用許可を
各ノくスマスタ１１〜１５に指示するバス制御回路、２
３はメモリで、これらは主記憶装置１６に設けられてい
る。
このように、主記憶装置１６に対してデータ転送ヲ行つ
ハスマスタ１１〜１５がシステムノ（ス（アドレス／デ
ータバス１７．バス要求信号１８゜アドレス許可信号、
データ許可信号１９）を介して接続されてお９、主記憶
装置１６上に１バスマスタ１１〜１５からデータ転送要
求のあつ先主記憶上のアドレスおよびバスマスタのチャ
ンネル番号、リードライトの情報を示すリード／ライト
フラグ、ライトアクセス時のライトデータを保持するＦ
ＩＦＯレジスタ２０とこのＦＩＦＯレジスタ２００Å出
力を制御するＦＩＦＯ制御回路２１およびシステムバス
上のデータ転送を制御するバス制御回路２２ならびにメ
モリ２３を有している。なお、ＦＩＦＯレジスタ２０は
バスマスタの数である５段の構成となっている。
ハスマスタ１１〜１５がシステムノ（ス（アドレス／デ
ータバス１７．バス要求信号１８゜アドレス許可信号、
データ許可信号１９）を介して接続されてお９、主記憶
装置１６上に１バスマスタ１１〜１５からデータ転送要
求のあつ先主記憶上のアドレスおよびバスマスタのチャ
ンネル番号、リードライトの情報を示すリード／ライト
フラグ、ライトアクセス時のライトデータを保持するＦ
ＩＦＯレジスタ２０とこのＦＩＦＯレジスタ２００Å出
力を制御するＦＩＦＯ制御回路２１およびシステムバス
上のデータ転送を制御するバス制御回路２２ならびにメ
モリ２３を有している。なお、ＦＩＦＯレジスタ２０は
バスマスタの数である５段の構成となっている。
そして、バスマスタ１１〜１５からデータ転送要求があ
った際、そのバスマスタから出力されるアドレスを入力
し記憶素子であるメモリ２３に対してアクセスを開始す
るがその記憶素子がデータの送受信が可能になるまでの
関他のバスマスタからデータ転送要求があった際、最初
に要求があったバスマスタのバス使用を中断し、ＦＩＦ
Ｏレジスタ２０にアドレス、バスマスタのチャンネル番
号。
った際、そのバスマスタから出力されるアドレスを入力
し記憶素子であるメモリ２３に対してアクセスを開始す
るがその記憶素子がデータの送受信が可能になるまでの
関他のバスマスタからデータ転送要求があった際、最初
に要求があったバスマスタのバス使用を中断し、ＦＩＦ
Ｏレジスタ２０にアドレス、バスマスタのチャンネル番
号。
リードまたはライトアクセスの情報、また、ライトアク
セスだった際はライトデータも入力し、記憶素子がデー
タの送受信が可能になった時点で他のバスマスタからの
要求の受は付けを中断し、送受信が可能となったアクセ
スを行なったバスマスクとデータ転送を行ない、完了と
同時にＦＩＦＯレジスタ２０を１段シフトしてそのＦＩ
ＦＯレジスタ２０内の次のアドレスおよびリード、ライ
ト情報によシ記憶素子に対してアクセスを開始してデー
タの送受信が可能になった時点でライト時はＰＩＦＯレ
ジスタ２０内のライトデータを書き込み、リード時はＦ
ＩＦＯレジスタ２０内のバスマスタのチャンネル番号に
示されるバスマスクとデータ転送を行なうように構成さ
れている。
セスだった際はライトデータも入力し、記憶素子がデー
タの送受信が可能になった時点で他のバスマスタからの
要求の受は付けを中断し、送受信が可能となったアクセ
スを行なったバスマスクとデータ転送を行ない、完了と
同時にＦＩＦＯレジスタ２０を１段シフトしてそのＦＩ
ＦＯレジスタ２０内の次のアドレスおよびリード、ライ
ト情報によシ記憶素子に対してアクセスを開始してデー
タの送受信が可能になった時点でライト時はＰＩＦＯレ
ジスタ２０内のライトデータを書き込み、リード時はＦ
ＩＦＯレジスタ２０内のバスマスタのチャンネル番号に
示されるバスマスクとデータ転送を行なうように構成さ
れている。
第２図は第１図の動作説明に供するタイムチャドで、シ
ステムバスであるアドレス／データバス１７および各信
号のタイミングチャートを示すものである。この第２図
において、（ａ）はアドレス／データバスを示したもの
であム（ｂ） 、 （ｅ） 、 （ｄ） 。
ステムバスであるアドレス／データバス１７および各信
号のタイミングチャートを示すものである。この第２図
において、（ａ）はアドレス／データバスを示したもの
であム（ｂ） 、 （ｅ） 、 （ｄ） 。
（＠） 、 （ｆ）はアドレス許可信号１，２．３．４
，５、−）。
，５、−）。
（ｈ）、（１）、（ｊ）、侃）はデータ許可信号１．２
，３，４゜５、（４はメモリサイクル、−はメモリデー
タ送受信可能信号を示したものである。
，３，４゜５、（４はメモリサイクル、−はメモリデー
タ送受信可能信号を示したものである。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、全てのバスマスク１１〜１５が同時にシステムバ
ス１８を介して主記憶装置１６に対してバス要求信号を
ＯＮＫしたとする。
ス１８を介して主記憶装置１６に対してバス要求信号を
ＯＮＫしたとする。
なお、この実施例ではバスマスタ１１はリード。
バスマスタ１２ａ？イト、ハスマスタ１３はｌＪ−トウ
バスマスタ１４１ｄ、５イト、バスマスタ１５ａリード
アクセスと仮定する。
バスマスタ１４１ｄ、５イト、バスマスタ１５ａリード
アクセスと仮定する。
このとき、バス制御回路２２は５本のバス要求信号を入
力し、最も優先順位の高いバスマスタ１１に対してアド
レス許可信号をＯＮとし、バスマスタ１１から出力され
るアドレスおよびリード／ライトフラグをＦＩＦＯレジ
スタ２０に入力する。また、このとき同時にバス制御回
路２２により示されるバスマスタチャンネルも入力する
。
力し、最も優先順位の高いバスマスタ１１に対してアド
レス許可信号をＯＮとし、バスマスタ１１から出力され
るアドレスおよびリード／ライトフラグをＦＩＦＯレジ
スタ２０に入力する。また、このとき同時にバス制御回
路２２により示されるバスマスタチャンネルも入力する
。
そして、メモリ２３に対してＦＩＦＯレジスタ２０内の
アドレスおよびリード／ライトフラグを出力し、アクセ
スを開始する。ここで、このメモリ２３のデータ送受信
可能を示す信号がＯＮとなるまでの関（この実施例では
アクセス開始から２クロツク後と仮定する）バス制御回
路２２はバスマスタ１２に対してアドレス許可信号をＯ
ＮとじＦＩＦＯレジスタ２０に各々のアドレス、リード
／ライトフラグ、バスマスタチャンネルを入力し、その
後ライトアクセスのためバスマスタ１２に対してデータ
転送許可信号をＯＮとし、バスマスタ１２から出力され
るライトデータ１ＦＩＦｏレジスタ２０に入力する。そ
して、メモリ２３のデータ送受信可能を示す信号がＯＮ
となったため他のバスマスクとの転送を中断し、バスマ
スタ１１に対してデータ転送許可信号をＯＮとし、シス
テムバスであるアドレス／データバス１７を介してバス
マスタ１１にメモリ２３のデータを転送する。
アドレスおよびリード／ライトフラグを出力し、アクセ
スを開始する。ここで、このメモリ２３のデータ送受信
可能を示す信号がＯＮとなるまでの関（この実施例では
アクセス開始から２クロツク後と仮定する）バス制御回
路２２はバスマスタ１２に対してアドレス許可信号をＯ
ＮとじＦＩＦＯレジスタ２０に各々のアドレス、リード
／ライトフラグ、バスマスタチャンネルを入力し、その
後ライトアクセスのためバスマスタ１２に対してデータ
転送許可信号をＯＮとし、バスマスタ１２から出力され
るライトデータ１ＦＩＦｏレジスタ２０に入力する。そ
して、メモリ２３のデータ送受信可能を示す信号がＯＮ
となったため他のバスマスクとの転送を中断し、バスマ
スタ１１に対してデータ転送許可信号をＯＮとし、シス
テムバスであるアドレス／データバス１７を介してバス
マスタ１１にメモリ２３のデータを転送する。
そして、データ転送完了と同時にＦＩＦＯレジスタ２０
内のデータを１段シフトし、既に入力されているバスマ
スタ１２がアクセスしたアドレスおよびリード／ライト
フラグをメモリ２３に対して出力し、アクセスを開始す
る。
内のデータを１段シフトし、既に入力されているバスマ
スタ１２がアクセスしたアドレスおよびリード／ライト
フラグをメモリ２３に対して出力し、アクセスを開始す
る。
つぎに、メモリ２３のデータ送受信可能を示す信号がＯ
Ｎとなるまでの間開様にバスマスタ１３のアドレス、リ
ード／ライトフラグ、バスマスタチャンネルを入力する
。その後リードアクセスのため、バスマスタ１４に対し
てアドレス許可信号をＯＮとしアドレスなどの情報をＦ
ｌ、ＦＯレジスタ２０に入力する。そして、メモリ２３
のデータ送受信可能を示す信号がＯＮとなるが、ライト
アクセスの九めＦＩＦＯレジスタ２０内のバスマスタ１
２のライトデータをメモリ２３に送信する。このとキ、
システムバスであるアドレス／データバス１７を使用し
ないため、同時にバスマスタ１４のライトデータをＦＩ
ＦＯレジスタ２０に入力する。そして、バスマスタ１２
のデータがメモ１Ｊ２３に転送完了後ＦＩＦＯレジスタ
２０を１段シフトし、メモ１Ｊ２３に対してバスマスタ
１３からのアクセスを行なう。
Ｎとなるまでの間開様にバスマスタ１３のアドレス、リ
ード／ライトフラグ、バスマスタチャンネルを入力する
。その後リードアクセスのため、バスマスタ１４に対し
てアドレス許可信号をＯＮとしアドレスなどの情報をＦ
ｌ、ＦＯレジスタ２０に入力する。そして、メモリ２３
のデータ送受信可能を示す信号がＯＮとなるが、ライト
アクセスの九めＦＩＦＯレジスタ２０内のバスマスタ１
２のライトデータをメモリ２３に送信する。このとキ、
システムバスであるアドレス／データバス１７を使用し
ないため、同時にバスマスタ１４のライトデータをＦＩ
ＦＯレジスタ２０に入力する。そして、バスマスタ１２
のデータがメモ１Ｊ２３に転送完了後ＦＩＦＯレジスタ
２０を１段シフトし、メモ１Ｊ２３に対してバスマスタ
１３からのアクセスを行なう。
以降、同様な方法でバスマスタ１４．Ｉｓのアクセスを
メモリ２３に対して行なう。
メモリ２３に対して行なう。
以上説明したように本発明は、記憶素子に対してアクセ
スを開始してから記憶素子のデータの送受信が可能とな
るまでの間アクセスを行なったバスマスタのシステムバ
スの使用を中断し、他のバスマスタとの転送を行なうよ
うＫしたので、システムバスが有効なデータを送受信し
ていないという無駄な時間が減少するため、転送回数−
１クロック分の高速化が可能となるという効果を有する
。
スを開始してから記憶素子のデータの送受信が可能とな
るまでの間アクセスを行なったバスマスタのシステムバ
スの使用を中断し、他のバスマスタとの転送を行なうよ
うＫしたので、システムバスが有効なデータを送受信し
ていないという無駄な時間が減少するため、転送回数−
１クロック分の高速化が可能となるという効果を有する
。
そして、本実施例でも４クロック分の高速化が可能であ
るという効果がある。
るという効果がある。
第１図は本発明によるシステムバス制御方式の一実施例
を示すブロック図、第２図は第１図に示す実施例のタイ
ムチャート、第３図は従来のシステムバス制御方式の説
明に供するタイムチャートである。 １１〜１５−・・・バスマスタ、１８・・・・主記憶装
置、１１〜１！−・・・システムバス、２０・・・・Ｆ
ＩＦＯレジスタ、２１・・・ｅＦＩ角制御回路、２２・
・・・バス制御回路、２３・・・・メモリ。
を示すブロック図、第２図は第１図に示す実施例のタイ
ムチャート、第３図は従来のシステムバス制御方式の説
明に供するタイムチャートである。 １１〜１５−・・・バスマスタ、１８・・・・主記憶装
置、１１〜１！−・・・システムバス、２０・・・・Ｆ
ＩＦＯレジスタ、２１・・・ｅＦＩ角制御回路、２２・
・・・バス制御回路、２３・・・・メモリ。
Claims (1)
- 複数のバスマスタがシステムバスを介して主記憶装置を
アクセスする情報処理装置において、前記主記憶装置上
に、各バスマスタからデータ転送要求があつた主記憶上
のアドレス、要求があつたバスマスタを示すチャンネル
番号、リードまたはライトアクセスの何れかを示す情報
およびライトアクセス時のライトデータをデータ転送要
求があつた順に前記情報を保持するＦＩＦＯレジスタと
このＦＩＦＯレジスタの入出力を制御するＦＩＦＯ制御
回路およびバスの使用許可を各バスマスタに指示するバ
ス制御回路を有し、バスマスタからデータ転送要求があ
つた際、そのバスマスタから出力されるアドレスを入力
し記憶素子に対してアクセスを開始するがその記憶素子
がデータの送受信が可能になるまでの間他のバスマスタ
からデータ転送要求があつた際、最初に要求があつたバ
スマスタのバス使用を中断し、前記ＦＩＦＯレジスタに
アドレス、バスマスタのチャンネル番号、リードまたは
ライトアクセスの情報、またライトアクセスだつた際は
ライトデータも入力し、記憶素子がデータの送受信が可
能になつた時点で他のバスマスタからの要求の受け付け
を中断し、送受信が可能となつたアクセスを行なつたバ
スマスタとデータ転送を行ない、完了と同時に前記ＦＩ
ＦＯレジスタを１段シフトしてそのＦＩＦＯレジスタ内
の次のアドレスおよびリード、ライト情報により記憶素
子に対してアクセスを開始してデータの送受信が可能に
なつた時点でライト時は前記ＦＩＦＯレジスタ内のライ
トデータを書き込み、リード時は前記ＦＩＦＯレジスタ
内のバスマスタのチャンネル番号で示されるバスマスタ
とデータ転送を行なうようにしたことを特徴とするシス
テムバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21812290A JPH04101262A (ja) | 1990-08-21 | 1990-08-21 | システムバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21812290A JPH04101262A (ja) | 1990-08-21 | 1990-08-21 | システムバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101262A true JPH04101262A (ja) | 1992-04-02 |
Family
ID=16714977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21812290A Pending JPH04101262A (ja) | 1990-08-21 | 1990-08-21 | システムバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101262A (ja) |
-
1990
- 1990-08-21 JP JP21812290A patent/JPH04101262A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0577103B2 (ja) | ||
| JPH0793274A (ja) | データ転送方式及びデータ転送装置 | |
| JPH10178626A (ja) | 伝送装置及びサーバ装置並びに伝送方法 | |
| EP3819778A1 (en) | Bus system and method for operating a bus system | |
| EP0587370A1 (en) | Method and apparatus for software sharing between multiple controllers | |
| JP3178474B2 (ja) | 通信制御装置 | |
| JPH0140432B2 (ja) | ||
| JP3356110B2 (ja) | 機能拡張システム及びそれに用いるデータ転送方法 | |
| JP2581144B2 (ja) | バス制御装置 | |
| JP2724797B2 (ja) | ダイレクト・メモリ・アクセス・システム | |
| JPH04319752A (ja) | 情報処理装置のシステムバス制御方式 | |
| JPH027212B2 (ja) | ||
| JPS6059462A (ja) | 双方向デ−タ・バスのパイプライン・アクセス・メモリ | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH05173936A (ja) | データ転送処理装置 | |
| JPH0520165A (ja) | システムバス制御装置 | |
| JPH07121475A (ja) | 調停装置 | |
| JPH10269170A (ja) | バス接続装置 | |
| JPS6341973A (ja) | マルチプロセツサシステム | |
| JPH05298248A (ja) | データ転送制御方式 | |
| JPH0434187B2 (ja) | ||
| JPH07109599B2 (ja) | 処理システムの情報転送装置 | |
| JPH09282272A (ja) | データ転送方法およびデータ転送装置 | |
| JPH0423159A (ja) | 共有メモリ装置 | |
| JPH03136156A (ja) | バススレーブ装置 |