JPS6059584A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS6059584A JPS6059584A JP58168633A JP16863383A JPS6059584A JP S6059584 A JPS6059584 A JP S6059584A JP 58168633 A JP58168633 A JP 58168633A JP 16863383 A JP16863383 A JP 16863383A JP S6059584 A JPS6059584 A JP S6059584A
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- JP
- Japan
- Prior art keywords
- signal
- control signal
- memory cell
- data
- gate
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、読出し・書込みデータがバスを共用するメモ
リ回路に関するものである。
リ回路に関するものである。
従来例の構成とその問題点
以下に従来のメモリ回路について説明する。
第１図は従来のメモリ回路の回路図である。図において
、１はメモリセルで読出し制御信号２と７１１込み制御
信号３を入力する。４はメモリセル１の読出し・書込み
データが共用するデータバス、６はメモリセル１のアド
レス信号、６はメモリセル１への書込み用バスドライバ
であるトライステートバッファ、７はメモリセル１への
書込み制御信号、８は反転器、９はメモリセル１からの
読出し用バッファである。
、１はメモリセルで読出し制御信号２と７１１込み制御
信号３を入力する。４はメモリセル１の読出し・書込み
データが共用するデータバス、６はメモリセル１のアド
レス信号、６はメモリセル１への書込み用バスドライバ
であるトライステートバッファ、７はメモリセル１への
書込み制御信号、８は反転器、９はメモリセル１からの
読出し用バッファである。
以上の構成において、メモリセル１への書込ミ制御信号
７により書込み時にはトライステートバッファ６を通し
てアドレス信号６で選択されたメモリセル１へ書込まれ
る。読出し時にはトライステートバッフ７６がハイイン
ピーダンスとなりア３ベ−ノ ドレス信号６で選択されたメモリセル１より読出される
。
７により書込み時にはトライステートバッファ６を通し
てアドレス信号６で選択されたメモリセル１へ書込まれ
る。読出し時にはトライステートバッフ７６がハイイン
ピーダンスとなりア３ベ−ノ ドレス信号６で選択されたメモリセル１より読出される
。
しかしながら、前記のような構成ではメモリセル１の読
出し・書込み制御信号が反転器８のみを用いて生成され
るため、ゲート遅延等によりメモリセル１から読出し制
御信号２とメモリセル１への書込みデータ送出の制御信
号７が完全には排他的にならず、データバス４上でデー
タの衝突が発生する場合がある。第２図は、その様子を
説明する制御信号２，７のタイミングチャートであり、
同時に有効となるタイミングも示すＯｌ、からｔ２まで
の期間、メモリセル１からの読出しとメモリセル１への
書込みが同時に許可されデータバス４においてデータの
衝突が生じ、特に０Ｍ０８回路では過大電流が発生して
回路の信頼性を劣化させ、さらに低消費電力化の妨げと
なる問題点を有していた。
出し・書込み制御信号が反転器８のみを用いて生成され
るため、ゲート遅延等によりメモリセル１から読出し制
御信号２とメモリセル１への書込みデータ送出の制御信
号７が完全には排他的にならず、データバス４上でデー
タの衝突が発生する場合がある。第２図は、その様子を
説明する制御信号２，７のタイミングチャートであり、
同時に有効となるタイミングも示すＯｌ、からｔ２まで
の期間、メモリセル１からの読出しとメモリセル１への
書込みが同時に許可されデータバス４においてデータの
衝突が生じ、特に０Ｍ０８回路では過大電流が発生して
回路の信頼性を劣化させ、さらに低消費電力化の妨げと
なる問題点を有していた。
発明の目的
本発明は、前記問題点に鑑み、前記データバス上でのデ
ータの衝突を回避できるメモリ回路を提１４開昭ＧＯ−
５９５８４（２） 供することを目的とする。
ータの衝突を回避できるメモリ回路を提１４開昭ＧＯ−
５９５８４（２） 供することを目的とする。
発明の構成
本発明は、１つの選択信号から重なりのない２つの選択
信号を発生させる遅延論理回路と、双方向データバスと
、前記データバスに接続されるバスドライバと複数のメ
モリセルを具備したメモリ回路で、前記メモリセルの読
出し制御信号と書込み制御信号として、前記遅延論理回
路より発生される２つの重なりのない選択信号を用いる
こと妃より、前記データバス上でのデータの衝突を回避
するものである。
信号を発生させる遅延論理回路と、双方向データバスと
、前記データバスに接続されるバスドライバと複数のメ
モリセルを具備したメモリ回路で、前記メモリセルの読
出し制御信号と書込み制御信号として、前記遅延論理回
路より発生される２つの重なりのない選択信号を用いる
こと妃より、前記データバス上でのデータの衝突を回避
するものである。
実施例の説明
第３図は本発明の一実施例におけるメモリ回路図である
。１はメモリセル、２はメモリセル１の読出し制御信号
、３はメモリセル１の書込み制御信号、４はデルタバス
、６はアドレス信号、６はトライステートバッファ、７
はメモリセル１への書込み制御信号、９は反転器で、以
上は第１図の構成と同じものである。１ｏはトライステ
ートバッファ６の送出制御信号である。１１はゲート回
６ベー〕！ 路、１２は反転器で１３のブロックが２つの重なりのな
い選択信号を発生させる遅延論理回路である。第４図は
、メモリセル１への書込み制御信号７の変化に対するト
ライステートバッフ７６の送出制御信号１０とメモリセ
ル１からの読出し制御信号２のタイミングチャートを示
す。これより制御信号２と制御信号１０が同時に出力さ
れることがなく、データバス４においてメモリセル１か
らの読出しデータとメモリセル１への書込みデータが衝
突することはない。
。１はメモリセル、２はメモリセル１の読出し制御信号
、３はメモリセル１の書込み制御信号、４はデルタバス
、６はアドレス信号、６はトライステートバッファ、７
はメモリセル１への書込み制御信号、９は反転器で、以
上は第１図の構成と同じものである。１ｏはトライステ
ートバッファ６の送出制御信号である。１１はゲート回
６ベー〕！ 路、１２は反転器で１３のブロックが２つの重なりのな
い選択信号を発生させる遅延論理回路である。第４図は
、メモリセル１への書込み制御信号７の変化に対するト
ライステートバッフ７６の送出制御信号１０とメモリセ
ル１からの読出し制御信号２のタイミングチャートを示
す。これより制御信号２と制御信号１０が同時に出力さ
れることがなく、データバス４においてメモリセル１か
らの読出しデータとメモリセル１への書込みデータが衝
突することはない。
以上のように、本実施例によれば１つの選択信号より互
いに重なりのない２つの選択信号を発生させる遅延論理
回路の出力を、メモリセル１からの読出し制御信号２と
トライステートバッフ７６のメモリセル１への書込みデ
ータ送出の制御信号１ｏとすることにより、両者を接続
するデータバス４におけるデータの衝突を回避できる。
いに重なりのない２つの選択信号を発生させる遅延論理
回路の出力を、メモリセル１からの読出し制御信号２と
トライステートバッフ７６のメモリセル１への書込みデ
ータ送出の制御信号１ｏとすることにより、両者を接続
するデータバス４におけるデータの衝突を回避できる。
なお、本実施例では遅延論理回路１３として２つのＮＯ
Ｒゲートを用いたが、メモリセル１からの読出し制御信
号２およびトライステートバッフ６ベ゛ アロのメモリセル１への書込みデータ送出の制御□ 信
号１０が負論理の場合、ＮＡＮＤゲートを用いて構成で
きる。
Ｒゲートを用いたが、メモリセル１からの読出し制御信
号２およびトライステートバッフ６ベ゛ アロのメモリセル１への書込みデータ送出の制御□ 信
号１０が負論理の場合、ＮＡＮＤゲートを用いて構成で
きる。
発明の効果
本発明は、データバスに接続されるメモリセルの読出し
制御信号と、バスドライバのメモリセル１への書込みデ
ータ送出の制御信号として、１つの選択信号より重なり
のない２つの選択信号を発生させる遅延論理回路の出力
を用いることにより、データバス上でのデータの衝突を
回避し、特にＣＭＯＳ回路において過大電流の発生を防
止することにより回路の信頼性の向上・低消費電力化に
貢献し、しかも前記遅延論理回路は２つのゲート回路と
１つの反転器で構成され、その実現が非常に容易であり
、その実用的効果は大きい。
制御信号と、バスドライバのメモリセル１への書込みデ
ータ送出の制御信号として、１つの選択信号より重なり
のない２つの選択信号を発生させる遅延論理回路の出力
を用いることにより、データバス上でのデータの衝突を
回避し、特にＣＭＯＳ回路において過大電流の発生を防
止することにより回路の信頼性の向上・低消費電力化に
貢献し、しかも前記遅延論理回路は２つのゲート回路と
１つの反転器で構成され、その実現が非常に容易であり
、その実用的効果は大きい。
第１図は従来のメモリ回路を示す回路図、第２図は同メ
モリ回路における信号のタイミングチャート、第３図は
本発明の一実施例におけるメモリ回路の回路図、第４図
は同実施例における信号の７ベ７ タイミングチャートである。 １・・・・・・メモリセル、２・・・・・・メモリセル
からの読出し制御信号、４・・・・・・双方向データノ
（ス、６・・・・・・メモリセルへの書込み用パスドラ
イノ（，７・・・・・・メモリセルへの書込み制御信号
、９・・・・・・メモリセルからの読出し用バッファ、
１１・・・・・・ゲート回路、１２・・・・・・反転器
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名特開
昭ＧＯ−５９５８４（３） 第２図 銘 ３ 図
モリ回路における信号のタイミングチャート、第３図は
本発明の一実施例におけるメモリ回路の回路図、第４図
は同実施例における信号の７ベ７ タイミングチャートである。 １・・・・・・メモリセル、２・・・・・・メモリセル
からの読出し制御信号、４・・・・・・双方向データノ
（ス、６・・・・・・メモリセルへの書込み用パスドラ
イノ（，７・・・・・・メモリセルへの書込み制御信号
、９・・・・・・メモリセルからの読出し用バッファ、
１１・・・・・・ゲート回路、１２・・・・・・反転器
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名特開
昭ＧＯ−５９５８４（３） 第２図 銘 ３ 図
Claims (1)
- 【特許請求の範囲】 第１．第２の２つのゲート回路と、反転器と、双方向デ
ータバスと、前記データバスに接続されるバスドライバ
と複数のメモリセルを具備し、１つの選択信号が入力さ
れる前記第１のゲート回路の出力を、前記反転器を通し
て前記選択信号の反転信号が入力される第２のゲート回
路の出力禁止信号として第２のゲート回路に入力し、前
記第２のゲート回路の出力を第１のゲート回路の出力禁
止信号として第１のゲート回路に入力することにより、
前記１つの選択信号より前記第１のゲート出力および第
２のゲート出力として互いに重なシのない２つの選択信
号を発生させ、それぞれの出力を前記メモリセルに対す
る読出しｉｌｉ制御信号と前記バスドライバの前記メモ
リセルへの書込ミデータ送出の制御信号とすることを特
徴とするメモリ回路。 ２ ぺ−７
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168633A JPS6059584A (ja) | 1983-09-13 | 1983-09-13 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168633A JPS6059584A (ja) | 1983-09-13 | 1983-09-13 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059584A true JPS6059584A (ja) | 1985-04-05 |
Family
ID=15871659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168633A Pending JPS6059584A (ja) | 1983-09-13 | 1983-09-13 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059584A (ja) |
-
1983
- 1983-09-13 JP JP58168633A patent/JPS6059584A/ja active Pending
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