JPS605959B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 この発明は複数の鍵の押鍵状態を示す時分割多重信号を
所定時間遅延させて多数の遅延信号を得、また上記時分
割多重信号および遅延信号に対応する波形信号を時分割
的に発生させて、この波形信号と上記時分割多重信号お
よび遅延信号とを秦算して多数の楽音を同時に発音しう
るようにした電子楽音器に関し、特にドローバーの設定
状態に対応した効果的な音量制御を行えるようにした電
子楽器に関する。

この出願人は先に、特腰昭５２−１５０８９５号発明の
名称「電子楽音」の明細書中に記載した発明の電子楽器
を提供した。

この発明の要約すると、複数の鍵スイッチと、これら鍵
スイッチを所定速度で順次走査し各鍵の押鍵状態を示す
時分割多重信号を出力する鍵スイッチ走査回路と、上記
鍵スイッチ走査に同期して各鍵に対応する波形を時分割
的に発生する時分割波形発生回路と、上記時分割多重信
号を所定時間遅延して出力しうるようにした遅延回路を
有するカプラ制御回路と、上記時分割波形発生回路の出
力信号とカプラ制御回路の出力信号とを乗算する乗算器
とを具備し、この乗算器の出力信号から楽音信号を得る
ようにしたことを特徴とする電子楽器である。更にこの
電子楽器の上記カプラ制御回路は、各々が所定の遅延時
間を有し、かつ互いに直列俵続されているとともに上記
時分割多重信号を所定時間ずつ順次遅延して出力しうる
ようにした遅延回路を複数有するとともに、上記時分割
多重信号および上記遅延回路の出力信号のそれぞれを重
み付けして出力する重み付け回路を有することをも特徴
としている。また上記重み付け回路はドローバーと連結
されており、ド。ーバーの設定位置に応じて任意の重み
を付けられた信号が出力されるように成されている。こ
の電子楽器は上記した簡単な構成により、多数の楽音を
同時に発音できる優れた特長を有している。ところで上
述したように、上記カプラ制御回路の各遅延回路にはそ
れぞれ１個のドローバーが設けられており、また各ドロ
ーバーには複数（たとえば８個）の切換え接点が設けら
れ、８段階の音量切換えができるようになされている。

したがってドローバーの投入数の大小および各ドローバ
ーの設定状態（切換え位置の状態）に応じて得られる音
量差が非常に大きくなる。たとえば各ドローバーの切換
え位置を全て最大位置に設定しておいた場合と、１つの
ドローバーの切換え位置を最小位置、他のドローバーの
切換え位置を零にしておいた場合とでは莫大な音量差と
なる。このため各ドローバーの切換え位置を変更して音
色を変化させるときには、音量調整用つまみを操作して
音量の補正も同時に行わねばならない。この発明は上記
事情を考慮してなされたもので、その目的とするところ
は、上記カプラ制御回路と連結されているドローバーの
設定状態に対応して最適な音量の楽音が得られるように
した電子楽器を提供することである。

この目的を達成するために、この発明は、複数の鍵スイ
ッチと、これら各鍵スイッチを所定速度で順次走査して
各鍵の押鍵状態を示す時分割多重信号を発生する鍵スイ
ッチ走査手段と、上記時分割多重信号を所定時間遅延し
て出力する遅延手段と、上記時分割多重信号および上記
遅延手段の出力信号を、それぞれ対応する操作子の操作
によって設定された設定値に応じて重み付けして重み付
け信号として出力する重み付け信号発生手段と、上記鍵
スイッチの走査に同期して各音高に対応する波形信号を
時分割的に発生する波形発生手段と、上記波形信号を上
記重み付け信号に対応して重み付けして楽音信号を得る
制御手段とを有する電子楽器において、上記制御手段に
、上記各操作子による設定値の合計値を算出する演算手
段と、上記合計値に基づき、該合計値が大きくなるに従
って上言己楽音信号の音量レベルを抑圧制御する手段と
を設けたものである。

以下、図面を参照してこの発明の一実施例を説明する。

第１図において、この発明の電子楽器は大別して、鍵盤
（図示略）上の各鍵に対して設けられ、且つマトリック
ス状に配列されている多数の鍵スイッチを有する鍵スイ
ッチ回路１と、この鍵スイッチ回路１の各鍵スイッチを
順次走査して各鍵スイッチの開閉状態、すなわち、押鍵
状態を表わす時分割多重信号ＴＤＭを出力する鍵スイッ
チ走査回路２と、この鍵スイッチ走査回路２および後述
する時分割波形発生回路４等の動作を制御するタイミン
グ信号を発生するタイミング信号発生回路３と、上記鍵
スイッチ回路１の走査に同期して各鍵の音高に対応する
周期の対数表示された波形信号（音源信号または楽音信
号）ｌｏｇさ（ａ≧・、Ｓ＞０）を時分割的に発生する
時分割波形発生回路４と、時分割多重信号ＴＤＭが入力
されてこの時分割多重信号ＴＤＭを複数の遅延回路によ
り所定時間ずつ遅延させ、且つ時分割多重信号ＴＤＭお
よびその遅延信号ＤＴＤＭを対応する重み付け回路に入
力して所定の重み付けをした重み付け信号ｋ．，ｋ２，
・・・・・・を得、また各ドローバーの設定位置に関連
する操作子設定値データＫ，，Ｋ２，…・・・を得るよ
うにしたカプラ制御回路３０と、このカプラ制御回路３
０から出力される上記重み付け信号ｋ・，ｋ２，‐‐‐
‐‐‐と上記波形信号１０ｇａきとが入力されて、カプ
ラ制御回路３０と連結されているドローバーの設定状鰍
応じて上記波形信号１０亀の音量を制御する音音量制御
回路５と、この音量制御回路５の出力信号が入力され、
鍵スイッチ回路１の１回の走査開始時から走査終了時ま
での一走査期間内の上記出力信号を累計加算するアキュ
ームレータ６と、各走査期間の終りにアキュームレータ
６の内容が入力されてラッチするラツチ回路７と、この
ラツチ回路７の出力信号（ディジタル信号）をアナログ
信号に変換するＤＡ変換器８と、このＤＡ変換器８の出
力信号を増幅する増幅器９と、増幅器９の出力を楽音と
して発音させるスピーカ１０とから構成されている。次
に第２図ないし第５図を参照して上記した各部の構成を
詳細に説明する。

周知のように１オクターブは１２の音名Ｃ，Ｃ＃，Ｄ，
・・・・・・，Ｂから成るが、この実施例では、第１オ
クターブの１２個の鍵（これら鍵をＣ，，Ｃ＃，，Ｄ，
，…・・・，Ｂ，と表記する）、第２オクターブの１２
個の鍵Ｃ２，Ｃ＃２ ，Ｄ２，・…川，Ｂ、以下同様な
表記にしたがう第３〜第５オクターブの各１２個の鍵、
および第６オクターブの１個の鍵Ｃ６の合計６１個の鍵
が鍵盤（図示路）上に設けられているものとする。

これら６１個の鍵に対応する６１個の鍵スイッチは、図
示するように鍵スイッチ回路１内にマトリックス状に配
列されている。すなわち、鍵スイッチ回路１の列ライン
１，〜１６はそれぞれ第１〜第６オクターブに対応し、
また行ラインＬ〜Ｌ，２は各音名Ｃ，Ｃ＃，・・・・・
・，Ｂに対応している。たとえば列ライン１，と行ライ
ン−との交差点上には、第１オクターブの鍵Ｅ，の鍵ス
イッチ０が配設されている。なお、図中の列ライン１，
〜１６と行ラインＬ，〜Ｌ，２の各交差点上に付した丸
印は、上述した鍵スイッチが対応する列ラインと行ライ
ン間に順方向ダイオードと直列接続されていることを示
す。タ ここでタイミング信号発生回路３の構成を説明
する。この回路３は、所定周期で常時出力されるクロッ
クパルス？により駆動される４ビット構成の１２進カウ
ンタ１５（このカウンタ１５の内容０「００００」〜「
１１０１」、１坊隼数表示「０」〜「１１」；以下では
ＩＧ隼数表示で表わす；は各音名Ｃ〜Ｂにそれぞれ対応
している）と、この１２進カウンタ１５の最上位ビット
（第４ビット）のビット出力信号Ｎ４により駆動される
４ビット構成の１０進カウンタ１６（このカウンタ１６
の内容「００００」〜「０１０１」、 ＩＧ隼数「０」
〜「６」：以下では１Ｇ隻数表示で表わす；はそれぞれ
第１〜第６オクターブに対応している）と、更に１２進
カウンタ１５の第１、２、４ビット出力信号Ｎ，，Ｎ２
，Ｎ４および１０進カゥンタ１６の第１、４ビット出力
信号Ｂ，，Ｂ４を直接入力されるとともに、１２進カウ
ンタ１５の第３ビット出力信号Ｎ３およびＩＧ隼カウン
ター６の第２、３ビット出力信号ら，Ｂ３がそれぞれ対
応するインバータ６５，６６，６７を介して入力される
アンドゲート１７とにより構成されている。

このアンドゲート１７の出力信号は信号ＳＹＣと称され
、この信号ＳＹＣにより後述する１走査期間が規定され
る。１２進カゥンタ１５の第１〜第４ビット出力信号Ｎ
，〜Ｎ４は鍵スイッチ走査回路２内のデコーダー２に入
力されている。

すなわち、カウンタ１５の内容を表わす信号Ｎ，〜Ｎ４
はデコーダ１２によりデコードされ、デコーダ１２にＩ
Ｚ本設けられている出力端子○，〜○，２のうち何れか
に“１”信号として出力される。たとえば１２進カウン
タ１５の内容が音名Ｇに対応する内容７（ＩＧ隼数表示
）の場合、デコーダー２の出力端子０８のみから、“１
”信号が出力される。ＩＱ隼カゥンタ１６の第１〜第４
ビット出力信号Ｂ〜Ｂ４は、鍵スイッチ走査回路２内の
他のデコーダ１１に入力されている。すなわち、カウン
タ１６の内容を表わす信号Ｂ，〜Ｂ４は、デコーダ１
１によりデコードされ、その出力信号は鍵スイッチ回路
１の列ライン１，〜１５のうち、何れか１本の列ライン
に“１”信号として出力される。たとえば、カウンター
６の内容が第３オクターブを表わす内容２（１坊隼数表
示）であるとき、列ライン１３にのみ“１”信号が出力
され、第３オクターブの各鍵Ｃ３，Ｃ＃３ ，・・・・
・・，＆がこの間走査されるように構成されている。鍵
スイッチ回路１の行ラインＬ，〜Ｌ，２の出力信号は鍵
スイッチ走査回路２内の対応するアンドゲート１３，〜
１３，２の各第１入力端にそれぞれ入力されている。ア
ンドゲート１３，〜１３８の各第２入力端には、上記デ
コーダー２の出力機○，〜○，２出力信号がそれぞれ入
力されている。また各アンドゲート１３，〜１３，２の
出力信号はオアゲート１４を介して時分割多重信号ＴＤ
Ｍとして前述したカプラ制御回路３川こ入力されている
。タイミング信号発生回路３、鍵スイッチ走査回路２を
上記のように構成したので、両カウンタ１５，１ ６に
より１２坊隼カウンタが形成され、この１２Ｇ隻カウン
タの出力信号Ｎ，〜Ｎ４，Ｂ，〜＆（内容０〜１１９を
表わす）により、６１個の鍵スイッチから成る鍵スイッ
チ回路１の１走査期間（第４図）が規定される。

即ち、第４図には１２０ビットタイムからなる１走査期
間内の上記１２０進カウンタの内容（各ビットタイム）
０〜１１９と、走査される鍵の種類との対応関係を示す
。この発明で使用される鍵の数は６１であるから、１２
伍隻カウンタの内容が６１〜１１９の期間は実際には鍵
スイッチ走査が実行されない。１２進カウンタ１５のビ
ット出力信号Ｎ，〜Ｎ４が入力されるデコーダ１２は、
上述したように１２進カウンタ１５の内容が０〜１１の
ときその出力端子○，〜○，２に順次“１”信号を出力
する。

このため１２進カウンター５の内容が、たとえば０のと
きには対応するアンドゲート１３，が開かれており、こ
のとき何れかのオクターブの音名Ｃに相当する鍵Ｃ，，
Ｃ２，・・・・・・，Ｃ６が押鍵されていれば、アンド
ゲート１３，から押鍵信号が出力され、この信号は更に
オアゲ−ト１４を介して時分割多重信号ＴＤＭとして出
力される。このようにして１走査期間が開始されると、
６１個設けられた鍵Ｃ，，Ｃ＃，，……，Ｂ５，Ｃ６の
押鍵状態が、１２進カウンタ１ ５、ＩＧ隼カウンタ１
６から成る１２Ｇ隻カウンタの内容が０〜１１９に順
次変化するとき、第１オクターブの鍵から順次走査され
る。またアンドゲート１７からは１走査期間の終了時、
すなわち、１２Ｇ隻カウンタの内容が１１９のときにの
み信号ＳＹＣが出力される。この信号ＳＹＣは後述する
アキュームレータ６、ラッチ回路７に入力される。また
タイミング信号発生回路３内の１２進カウンタ１５の第
１〜第４ビット出力信号Ｎ，〜Ｎ４およびＩＧ隼カウン
タ１６の第１〜第４ビット出力信号Ｂ〜＆はともに、時
分割波形発生回路４内の周波数ナンバメモリ１８にアド
レス指定信号として入力されている。

これにより鍵スイッチ回路１の各鍵スイッチの走査に同
期して周波数ナンバメモリ１８がアドレスされ、この周
波数ナンバメモリ１８からはそのとき走査されている鍵
の音高に対応した周波数に比例した数値（以下、周波数
ナンバと呼ぶ）Ｒが出力され、この周波数ナンバＲ（１
７ビットで表わされるデータ）は加算器１９の第１入力
端Ａに入力される。

なお、この周波数ナンバメモリ１８には、実際には設け
られていない鍵Ｃ＃６ 〜Ｃ，。（４銭建分）に対応す
る周波数ナンバＲも記憶されている。すなわち、鍵スイ
ッチ走査回路２から出力される時分割多重信号ＴＤＭは
、後述するように、カプラ制御回路３０内のシフトレジ
スタ３１〜３８（合計４８ステージ）に入力されて遅延
されるから、この遅延された時分割多重信号ＤＴＤＭに
対しても対応する周波数ナンバＲを与えて対応する波形
信号を発生させる必要があるためである。上記加算器１
９の第２入力端Ｂには、後述するシフトレジスタ２０の
出力データ（２０ビット）が入力されており、したがっ
て加算器１９は周波数ナンバＲとシフトレジスタ２０の
出力とを加算し、その加算値はシフトレジスタ２０１こ
２０ビットの並列データとして入力される。シフトレジ
ス夕２０は１２０ステージ、１ステージ＝２０ビットの
容量をもちクロックバルスのこより駆動されて「加算器
１９から出力された加算値を順次シフトする。すなわち
、加算器１９およびシフトレジスタ２川ま各音高に対応
する周波数ナンバＲをそれぞれ独立して順次繰り返し加
算していることになる。シフトレジスタ２０から時分割
的に順次出力される出力データ（第１２０ステージ出力
）のうち上位８ビットのデータはサインテーブル２１に
アドレス信号として入力される。この８ビットのデータ
はそのとき走査されている鍵Ｃ，〜Ｃ６の音高に対応し
た内容をもつほかに上述した鍵Ｃ＃６ 〜Ｃ，ｏの音高
に対応した内容をもつ。サインテーブル２１はＲＯＭで
あり、このサインテーブル２１には、サイン波形の時々
刻々変化する各振幅値（瞬時値）を表わす振幅値データ
Ｓの逆数の対数ｌｏｇさ（ａ≧１・Ｓ＞。洲、各１２ビ
ットのデー夕として予め記憶されている。そして、この
サインテーブル２１内の各対数表示デー州＆き‘ま、シ
フトレジスタ２０の出力データに基づいて時分割的に謙
出され、音量制御回路５内の加算器７３（第３図）の入
力機Ａへ送られる。カプラ制御回路３０は、直列接続さ
れた８個のシフトレジスタ３１〜３８と、鍵スイッチ走
査回路の出力側および各シフトレジスタ３１〜３８の出
力側にそれぞれ接続される９個の重み付け回路３９〜４
７と、これら重み付け回路３９〜４７から出力される重
み付け信号ｋ，〜ｋ９をすべて加算する加算器４８とか
ら構成される。

なお後述するように、各重み付け回路３９〜４７内に設
けられた各ェンコーダからは操作子設定値データＫ，〜
Ｋ９がそれぞれ出力され、これら操作子設定値データＫ
，〜Ｋ９は音量制御回路５に入力される。シフトレジス
タ３１，３２，３３，３４，３５，３６，３７，３８は
それぞれ容量１２ステージ・１ビツト、７ステ−ジ・１
ビツト、５ステージ・１ビット、７ステージ・１ビット
、５ステ−ジ・１ビット、４ステージ・１ビット、３ス
テージ・１ビット、５ステージ。１ビットを有するとと
もにクロツクパルス◇により駆動され、先頭のシフトレ
ジスタ３１に入力される時分割多重信号ＴＤＭを順次後
段のシフトレジスタ側３２〜３８にシフトさせるように
なされている。

したがってあるビットタイムにシフトレジスタ３１の第
１ステージに入力された時分割多重信号ＴＤＭは１２ビ
ットタイム後にこのシフトレジスタ３１の第１２ステー
ジから出力されて次段のシフトレジスタ３２の第１ステ
ージに入力され、更にこのシフトレジスタ３２に入力さ
れた信号ＤＴＤＭ（信号ＴＤＭを１２ビットタイム遅延
したもの）は７ビットタイム後にその第７ステージから
出力され、次段のシフトレジスタ３３の第１ステージに
入力される。このようにして信号ＴＯＭは、カプラ制御
回路３０に入力後各シフトレジスタ３１〜３８により所
定時間ずつ、すなわち、１２ビットタイム、７ビットタ
イム、５ビツトタイム、７ビツトタイム、５ビツトタイ
ム、４ビツトタイム、３ビットタイム、５ビットタイム
ずつ遅延されて各シフトレジスタ３１〜３８から出力さ
れる。ここで、シフトレジスタ３１の入力端をＡ点、シ
フトレジス夕３１〜３８の各出力端をＢ、Ｃ、Ｄ、Ｅ、
Ｆ、Ｇ、日、１点と名付けておく。Ａ点には１６フィー
ト（以下、フイートはダッシュで示し、１６と表記す０
る）に相当する重み付け回路３９が接続されている。Ｂ
点には８′に相当する重み付け回路４０が接続されてい
る。同様にしてＣ、Ｄ、Ｂ、Ｆ、Ｇ、日、１点にはそれ
ぞれ、５さ、４′・２者、２・・書、・青、・′に相当
する重み付け回路４１，４２，４３，４４，４５，４６
，４７が接続されている。各重み付け回路３９〜４７は
ともに、スライド式の切換スイッチ４９、ェンコーダ５
０、３個のアンドゲート５１，５２，５３から成り、同
一構成を有する。第２図には、１６の重み付け回路３９
の構成のみ詳細に図示し、他の回路４０〜４７の構成の
図示は省略する。重み付け回路３９，４０〜４７におい
て切換スイッチ４９の共通接点には“１”信号が供給さ
れており、また０〜７までの８個の切換接点から出力さ
れる信号はェンコーダ５０１こ入力されている。ェンコ
ーダ５０は切換スイッチ４９の各切換接点の位置に対応
した信号を３ビットの操作値設定値データＫ，として音
量制御回路５に出力するとともに、データＫ，の各ビッ
ト信号がアンドゲート５１，５２，５３の各第１入力端
にそれぞれ入力されるように構成される。またアンドゲ
ート５１，５２，５３の各第２入力端はともにＡ点（Ｂ
点〜１点）に接続され、更にアンドゲート５１，５２，
５３の各出力信号は３ビット重み付け信号ｋ，，ｋ２〜
ｋ９として加算器４８に入力される。これにより、切換
スイッチ４９の切換接点が、たとえば「５」に設定され
ていると、ェンコーダ５０からは数値「５」を表わす３
ビットのデータ「１０１」、すなわちアンドゲート５１
，５３の第１入力端に、“１”信号、アンドゲート５２
の第１入力端に“０”信号が出力される。これによりア
ンドゲート５１，５３のみが開かれるから、このときＡ
点に入力されている時分割多重信号ＴＤＭが“１”信号
であれば、加算器４８には重み付け回路３９から数値「
５」を表わすデータ「１０１」が重み付け信号ｋ，とし
て入力されることになる。各重み付け回路３９〜４７に
設けられている各切換スイッチ４９を駆動するドローバ
ー（つまみ）は、第５図にみられるように配列され、電
子楽器の鍵盤付近（例えば鍵盤上部のパネル面）に設け
られている。第５図中左側から順に重み付け回路３９〜
４７に対応してドローバー５４１〜５４９が配列されて
いる。各ドローバー５４，〜５４９を図の上下方向にス
ライドすると目視位置に数字１〜８が表われるようにな
っており、各ドローバー５４・〜５４９ の最上位暦に
示される数字が、そのドローバー５４により駆動される
切換スイッチ４９の切換接点を表わすようになされてい
る。第５図では、たとえば１６の重み付け回路３９の切
換スイッチ４９は切換接点「２」に設定されている。こ
のようにして各ドローバー５４，〜５４９ の設定位置
を演奏者が適宜操作することにより、各フィートの重み
付けが自由に設定できる。また各シフトレジスタ３１〜
３８から時分割多重信号ＴＤＭが遅延されて出力される
信号ＤＴＤＭは、更に各ドローバー５４，〜５４９ の
設定位置に対応した数値を重み付けされて各フィートの
重み付け回路３９〜４７から重み付け信号ｋ，〜ｋ９と
して出力され、加算器４８に送られる。加算器４８はこ
れら重み付け信号ｋ，〜ｋ９を加算してその加算値を６
ビットの重み付け信号合計データＫとした音量制御回路
５に出力する。また各ドローバー５４・〜５４９の設定
位置に応じた信号Ｋ，〜Ｋ９が常時出力され、これら信
号Ｋ，〜Ｋ９も音量制御回路５に送られる。次にこの発
明の主要部である音量制御回路５の詳細を第３図を参照
して説明する。

常時出力される上記信号Ｋ，〜＆（３ビットのりニアデ
ータ）は加算器７０１こ入力されて合計され、その合計
値が６ビットの操作子設定値合計データＡとして加算器
７０から出力され、加算器７２の入力機Ａに送られる。
またカプラ制御回路３０内の上記加算器４８の出力デー
タ（６ビットのＩＪニアデータ）Ｋは、このリニアデー
タＫを対数表示データ（マけス１０霧示値またぱｌｏ銭
示値）１ｏ濠１こ変換する第１の変換器（リニア／ｌｏ
髪変、換器）７１‘こ入力刈る。この変換されたデー州
袋物算器７２の入力端Ｂに入力される。

したがって加算器７２では、リニアデータＡと対称表示
データｌｏｇ毒地加熟れ、その雌デー州ｇ雀（７ビット
）は加算器７３の入力端Ｂに送られる。

加算器７３の入力端Ａには、サインテーブル２１から対
数表示値（一１ｏ菱表示値）として出力される波形信号
１０＆をミ入力されてし・る。した力ミつて加算器７冊
まデー州８雀級形信号・ｏ壌土沙雌され・その力。

算値ｌｏｇ簿ミ・３ビットのデ‐夕とし拙がれ・この対
擬示デ‐小＆叢を，Ｊニアデ−タ算こ変側て出力する第
２の変換器（ｌｏｇノリニア変換器）７４に入力される
。

この第２の変換器７４の出力デ‐タ豊まアキュームレー
タ６内の加算器２３の入力端Ａに送られる。ここで一ｏ
ｇ表示法につき簡単に説明する。

この表示法は最大レベルを功旧と規定し、それ以下のレ
ベルを、たとえば一０．７母旧、一１．９旧、一父旧、
−母旧、−１２通、−２仏Ｂ、・・・・・・と規定した
ものであり、すなわち最大振幅値（比旧）に対する減衰
量により各レベルが表わされる。またデータが６ビット
表示の場合を仮定すると、最下位ビット（ＢＢ）に−０
．７９旧、第２ビットに−１．＆旧、……、最上位ビッ
ト（ＭＳＢ、第６ビット）に−２４ｄＢが割当てられる
。そして、たとえばはＢのみが２値論理レベルの“１”
となると、−０．７９Ｂのレベルの信号を表わす。また
、各ビットとも“１”すなわち「１１１１１１」のとき
には、その信号のレベルは各ビットの合計値、すなわち
一４７．２耳旧の最小値であることが示される。また、
対称表示データをそれぞれ出力するサインテーブル２１
、第１の変換器７１、更に対数表示データをリニアデー
タに変換する第２の変換器７４はともにＲＯＭ（リード
オンリィメモリ）等で構成される記憶装置であり、入力
データをアドレス信号として受け入れ、この入力データ
に対応する値をもつデータを出力するように構成されて
いる。入力端Ａげ−タ豊ミ入力されるアキュ‐ムレータ
６の加算器２３の第２入力端Ｂには１ステージ１５ビッ
トのレジスタ２４の出力データがゲート回路２２を介し
て入力されている。

加算器２３は両入力データを加算し、その加算値は１５
ビットの並列データとして上記しジスタ２４に入力され
る。このレジスタ２４は前述したクロックパルスでによ
り駆動され、読込んだデータを１５ビット並列データと
して上記ゲート回路２２とラッチ回路７に出力する。ゲ
ート回路２２は、１走査期間の終了時、すなわちＳＹＣ
の出力時以外は常時開かれるように信号ＳＹＣをインバ
ータ２５により反転した信号ＳＹＣが制御信号として入
力されている。またラツチ回路７は信号ＳＹＣをデータ
論込み信号として加えられている。したがって、アキュ
ームレータ６内の加算器２３は、１走査期間の開始時（
前記１２Ｇ隻カウンタの内容が０のとき）物音駒御回路
５岬出力刈るデ‐タ事を累計加算いまじめ、１２Ｇ隻カ
ウンタの内容が１１８になると加算器２３は最後の加算
を行う。

そして１２の隼カウンタの内容が１１９になると信号Ｓ
ＹＣが出力されるからラツチ回路７に加算器２３の最後
の累算値（この累算値はシフトレジスタ２４に記憶され
ている）をラツチする。ラッチされたデータは第１図に
つき説明したように、更にＤＡ変換器８、増幅器９、ス
ピーカ１０１こ送られるようになされている。上記のよ
うに構成された電子楽器の動作を次に第６図、第７図に
示す動作波形図を参照して説明する。

いま、ある１走査期間内にて、鍵Ｃ，，Ｄ２，Ｇ＃５
が同時に押鍵されているものとする。またカプラ制御回
路３０の各ドローバー５４，〜５４９は、第５図に示す
状態に設定されているものとする。タイミング信号発生
回路３の１２進カウンタ１５、１坊隼カウンタ１６の動
作により、これら両カゥンタ１５，１６により構成され
る１２０進カウンタの内容が０のときから１走査期間の
動作が開始される。

１２０進カウンタの内容が０〜１１（すなわち、１Ｑ隼
カウンタ１６の内容が０）の間は、鍵スイッチ走査回路
２のデコーダ１１の出力信号“１”は鍵スイッチ回路１
の列ライン１，にのみ出力され、第１オクターブの各鍵
Ｃ，〜Ｂ，の鍵スイッチが走査される。

この間、デコーダ１２は１２進カウンタ１５の内容が０
から１１に順次変化するにしたがって、出力端子０．か
ら○，２に順次“１”信号を出力してゆき、対応するア
ンドゲート１３・〜１３８を順次開かせる。上記動作に
並行して１２０進カゥンタの出力信号Ｎ，〜Ｎ４，Ｂ〜
Ｂ４により時分割波形発生回路４の周波数ナンバメモリ
１８は各鍵Ｃ，〜Ｂ，に対応するアドレスを順次指定さ
れ、この結果、鍵Ｃ，〜Ｂの音高に対応する周波数ナン
バＲが順次出力され、加算器１９に入力される。

加算器１９はシフトレジスタ２０の出力データと周波数
ナンバＲとを加算し、その加算値をシフトレジスタ２０
に出力する動作を繰返す。またシフトレジスタ２０の出
力データのうち上位８ビットのデータかサインテーブル
２１に入力されるから、サインテーブル２１からはこの
期間、鍵Ｃ，〜Ｂに対応する対数表示の正弦振幅値１０
＆きが順次時分割的に出力され、音量制御回路５の加算
器７３の入力端Ａに入力される。この例では、鍵Ｃ，が
押鍵されているから、この１走査周期の開始時に押鍵さ
れている鍵Ｃ，が先ず検出される。したがって鍵スイッ
チ走査回路２のアンドゲート１３，の出力信号が“１”
となり、したがって時分割多重信号ＴＤＭが１２伍隼カ
ウンタの内容が０のときに“１”となる（第７図Ａ）。
この信号ＴＯＭぐ１”）はシフトレジスタ３１に入力さ
れるとともに１６の重み付け回路３９内のアンドゲート
５１〜５３に入力され、これらアンドゲート５１〜５３
を開かせる。いま１６の重み付け回路３９の切換スィッ
４９は接点２に設定されているから（第５図参照）アン
ドゲート５１〜５３から数値２を表わすデータｋ，「０
１０１」が出力され、加算器４８に送られる。この１走
査期間が開始以前にシフトレジスタ３１〜３８の内容は
すべて０であるとすると、１２Ｇ隻カウンタの内容が０
の時点での各シフトレジスタ３１〜３８の出力信号（す
なわちＢ〜１点の出力信号）はすべて０である。したが
って加算器４８の出力データＫはこのとき１６の重み付
け回路３９のドローバー５４，の設定値２に等しい「０
１０」である。シフトレジスタ３１に入力された鍵Ｃ，
による上記信号ＴＤＭ（“１”）は、１２ビットタイム
後（１２Ｑ隼カウンタの内容が１２のとき）にＢ点に出
力され、シフトレジスタ３２に入力される（第７図Ｂ）
。

この信号は順次後段のシフトレジスタ３３〜３８側にシ
フトされてゆき、Ｃ〜１点に出力されるが（第７図Ｃ〜
１）、そのときの１２Ｇ隻カウンタの内容はそれぞれ、
１９，２４，３１，３６，４０，４３，４８である（第
７図参照）。同様にして鍵山２，Ｇ＃５ は１２Ｇ隻カ
ゥンタの内容がそれぞれ、１４ ５６のとき検出され、
時分割多重信号ＴＤＭがこのとき‘‘１”信号となる。
この信号ＴＤＭ（“１”）はシフトレジスタ３１〜３８
により順次シフトされてゆく。したがって第７図に示す
ような信号が１走査期間内にて各点Ａ〜１に順次出力さ
れる。そして各点Ａ〜１に信号“１”が出力されるたび
に、対応する重み付け回路３９〜４７内の切換スイッチ
４９（ドローバー５４・〜５４９）の設定値が信号ｋ，
〜ｋ９として加算器４８に出力される。加算器４８は各
ビットタイムごと０に、そのとき各フィートの重み付け
回路３９〜４７から出力されるデータｋ，〜ｋ９を加算
してその加算データＫを第１の変換器７１に出力する。
第１の変換器７１はリニアデータである加算データＫ夕
を対数表示データ・０＆表に変換し、この変換デー小安
飢餓７２の入淵肌出力する。また第５図の状態に設定さ
れている各ドローバー５４，〜５４９ の設定値Ｋ，〜
Ｋ９は常時加算器７０に送られてこの加算器７川こより
合計され、合計値データＡ（第５図の場合、Ａ＝４８）
が算出され・て加算器７２の入力端Ａに送られている。

したがって加算器７２は、リニアデータＡと対数表示デ
ータｌｏｇ毒を加算し、その加算データ１０＆礎を（ｌ
ｏｇが＋ｌｏｇａ宏）を加算器７３の入力端Ｂに出力す
る。他方、サインテーブル２１からは、各ビットタイム
ごとに各鍵Ｃ，〜Ｃ６，Ｃ＃６ 〜Ｃ，ｏに対応す級形
信号（正弦振幅側が対数表示値１。８さとして出力され
、加算器７３の入力端Ａに送られる。

比がっ伽算器７３‘ま、正弦振幅値１。＆きと押鍵中の
各鍵Ｃ，，Ｄ２，Ｇ＃５ に対応して入力され伽算デー
州最と地算し加算データｌｏｇ叢狐机、第２の変換器７
４１送る。

第２の変換器７４‘ま上記デ‐外。＆途をｌｉニアデ‐
タ豊こ変側、このデ‐タ筆胸算器２３の入力端Ａに出力
する。

したがって、上述した１走査期間の開始時（１２坊隼カ
ウンタの内容が０のとき）には先ず、鍵Ｃ，に対するデ
ータｋ，に対応す鋤鰍デ‐小＆為潟られる。このデータ
ｌｏｇ叢嫌２の変換器７４‘柵・てデ‐タ鼻こ変換され
、ァキュームレータ６の加算器２３に入力される。

ここで、データＫはドローバー５４，の設定値２に等し
く、またデータＡ＝４８である（すなわち・変換器７４
の出力デー地釜となる）。このデ−嫌柳算器２３の入船
Ｂの入が−タｏ伽敗れ、その雌デ〜巻嫌 られる。

このデ‐タ偽ミアキュ‐ムレ‐夕６内にて１２ビットタ
イム目（１２０進カウンタの内容１１）まで循環されて
記憶保持される。１３ビットタイム目（１２０進カウン
タの内容１２）には鍵Ｃ，の時分割多重信号ＴＤＭ（“
１”信号）がシフトレジスタ３１から遅延されて出力さ
れるから、この遅延信号ＤＴＤＭに対する信号ｋ２が８
の重み付け回路４１から出力される。

ドローバー５４２ の設定値は５であるから、ｋ２＝５
であり、したがって加算器７３‘こて得られ飢餓−タカ
ミ１。＆雀と偽この結果・第２の変換器７４の出力デ−
外ま鼻となり、加算器２３はそれまで保持していたデー
タ峯と上俄‐嫌と柵算し、データ蚤を出力する。

この新たなデ−タ舞‘ま・５ビットタイム目に鍵の２に
対する時分割多重信号ＴＤＭが出力されるまでアキュー
ムレータ６内にて保持される。以下、同様にして、第７
図Ａ〜１に示す各信号に対する同様な動作が実行され、
上記１走査期間の終了時直前（１２Ｇ隼カウンタの内容
が１１８）には、アキュームレータ６には第７図Ａ〜１
中の各層号に対する各デ‐タ豊の累計値となっ小る。こ
の累計値はこの１走査期間の終了時、信号ＳＹＣが出力
されると、ラッチ回路７にラツチされ、更にスピーカ１
０１こ送られて楽音として発音される。上記１走査期間
中にもし何れかのドローバーの設定位置が変更されると
、勿論加算器７０の加算値Ａは対応して変化する。また
上記１走査期間の動作が終了すれば、次の走査期間の動
作が開始される。ところで・第２の変換器７４の出力デ
ータ事は・デ−タＫＳ‘とデータよを乗じたものである
。

データ羊は第６図にみられるように、ドローバー５４，
〜５４９ の投入数およびその設定値（すなわちデータ
Ａ）に反比例するようなデータであり、上記投入数と設
定値（データＡ）が大きくなるとき、小さくなってゆく
データである。他方データＫＳは押鍵数にほぼ比例する
データである。このため第２の変換器７４の出力デ−タ
窯ご特性曲線は、第６図にみられるように、データＡが
増大するにつれて所定レベルに飽和してゆく飽和曲線を
描くものである。したがってこの発明の電子楽器によれ
ば、ドローバー５４，〜５４９ の投入数とその設定値
を大きくとっても、音量制御回路５のはたらきにより、
楽音の音量が所定値以下に押えられることがわかる。次
に、第８図により上記実施例中の音量制御回路５の変形
例を説明する。

この音量制御回路５′が上記回路５と相異する点は、回
路５の加算器７２を回路５′では減算器７２′に替えた
ことである。このために第１の変換器７１′は入力デー
タＫを受けて対数表示側ｏｇａＫを発生し、減算器７２
′の入力端Ｂに送る。減算器７２′の入力端Ａには、加
算器７０のデータＡが入力される。この結果、減算器７
２′では、減算（ｌｏｇＫ−Ａ）が実行され、その減算
デー州嫌が得られる。このデータｌｏｇ髪は加算器７３
の入力機Ｂに入力され、他方入力機Ａには、サインテー
ブル２１′から出力される対数表示された波形信号（正
弦振幅値）ｌｏ＆Ｓが入力される。この結果、加算器７
３からデ‐州＆獣潟られ、第２数器７４′‘こ送られる
。第２数器７４か拠りニアデ‐タ豊ミ触れ、このデ−タ
鼻まアキュ‐ムい州こ送られる。

このように上記回路５′の場合にも、回路５と同じデ−
夕峯撚るこ砂できる力）ら・上述した効果が同様に得ら
れる。

音量制御回路５，５′の更に別の変形例を次に説明する
と、この変形例の場合、上記回路５，５′中に設けられ
ている加算器７０を省略するとともにカプラ制御回路３
０内の加算器４８を上記加算器７０の代用として使用で
きるようにするものである。

前述したように、１走査期間は、上記実施例の場合１２
０ビットタイム分であるが、鍵の数が６１であり、また
カプラ制御回路内のシフトレジスタ３１〜３８の全遅延
時間は４８ビットタイムである。したがって１走査期間
０〜１１９ビットタイムのうち、１０９〜１１８ビット
タイムの期間は鍵スイッチの走査にも、またカプラ機能
用としても使用されず、空いた時間帯である。したがっ
て、第２図において、カプラ制御回路３０内の各点Ａ〜
１に、上記した空いた時間帯のいずれかのビットタイム
において同時に“１”信号を印加するように構成し、ま
たそのとき各重み付け回路３９〜４７から得られる信号
ｋ，〜ｋ９を加算器４８にて加算し、その加算値Ｋをレ
ジス外こ入力させて記憶させるように構成すれば、上記
音量制御回路５，５′の加算器７０を省略でき、構成を
更に髄３単にすることができる。この発明は以上説明し
たように、この出願人が先に提案した電子楽器に音量制
御回路を付加したから、ドローバーの投入状態に応じて
発生楽音の音量が最適値に自動的に制御することができ
、したがって音色の変更のたびに手動による音量の調整
を行う必要が全くなく極めて便利であり、またＳ／Ｎ比
を向上させて良質な楽音を発生させることができる。

また音量制御回路は極めて簡単な構成であり、更に集積
回路化できるから電子楽器の小型化にも寄与できる等、
種々の利点がある。

【図面の簡単な説明】 第１図ないし第７図はこの発明の電子楽器の一実施例を
示し、第１図は同電子楽器の全体構成を示すブロック線
図、第２図および第３図は同例の要部の詳細回路図、第
４図は同例の１走査期間と各鍵との対応を示す図、第５
図は同例のドローバーの一設定状態を示す図、第６図お
よび第７図は同例の動作説明図、第８図は上記電子楽器
の音量制御回路の変形例を示す図である。 １…・・・鍵スイッチ回路、２・・・・・・鍵スイッチ
走査回路、３・・・・・・タイミング信号発生回路、４
・・・・・・時分割波形発生回路、５，５′…・・・音
量制御回路、６・・・・・・アキュームレータ、７・・
・・・・ラッチ回路、１１，１２……デコーダ、１５，
１６……カウンタ、１８…・・・周波数ナンバメモリ、
２１，２１′……サインテーブル、３０……カブラ制御
回路、３１〜３８・・・・・・遅延回路（シフトレジス
タ）、３９〜４７・・・・・・重み付け回路、４８・・
・・・・加算器、５４・〜５４９……ドローバ−、７０
……加算器、７１，７１′・…・・第１変換器、７２，
７２′，７３……演算回路（加算器、減算器、加算器）
、７４，７４′・・・・・・第２変換器。 第１図 第３図 第４図 図 Ｎ 舷 第５図 第６図 第７図 図 〇 藤

Claims (1)

1. 【特許請求の範囲】 １ 複数の鍵スイツチと、 これら各鍵スイツチを所望速度で順次走査して各鍵の押
   鍵状態を示す時分割多重信号を発生する鍵スイツチ走査
   手段と、上記時分割多重信号を所定時間遅延して出力す
   る遅延手段と、上記時分割多重信号および上記遅延手段
   の出力信号を、それぞれ対応する操作子の操作によつて
   設定された設定値に応じて重み付けして重み付け信号と
   して出力する重み付け信号発生手段と、上記鍵スイツチ
   の走査に同期して各音高に対応する波形信号を時分割的
   に発生する波形発生手段と、上記波形信号を上記重み付
   け信号に対応して重み付けして楽音信号を得る制御手段
   とを有する電子楽器において、上記制御手段は更に、 上記各操作子による設定値の合計値を算出する演算手段
   と、上記合計値に基づき、該合計値が大きくなるに従つ
   て上記楽音信号の音量レベルを抑圧制御する手段とを具
   備することを特徴とする電子楽器。 ２ 前記波形発生手段は、前記波形信号として、波形の
   時々刻々変化する各振幅値を表わす振幅値データＳに対
   応する振幅値対数表示データを発生するものであり、前
   記制御手段は、前記各操作子による設定値を表わす操作
   子設定値データを加算する加算器と、前記重み付け信号
   を対数表示データに変換する第１の変換回路と、上記加
   算器の加算出力データと上記第１の変換回路の変換出力
   データとにもとづき所定の演算を実行する第１の演算回
   路と、この第１の演算回路の出力データと前記振幅値対
   数表示データとにもとづき所定の演算を実行する第２の
   演算回路と、この第２の演算回路の出力データをリニア
   表示データに変換する第２の変換回路とを有することを
   特徴とする特許請求の範囲第１項記載の電子楽器。 ３ 前記加算器は、前記操作子設定値データＫ＿１，Ｋ
   ＿２……を加算した加算データＡを出力するものであり
   、前記第１の変換回路は、前記重み付け信号ｋ＿１，ｋ
   ＿２……を加算した加算データＫを対数表示データｌｏ
   ｇ＿ａ１／Ｋに変換するものであり、前記第１の演算回
   路は、上記対数表示データｌｏｇ＿ａ１／Ｋと上記加算
   データＡと加算してデータｌｏｇ＿ａ（ａ＾Ａ）／Ｋを
   出力するものであり、前記第２の演算回路は、上記デー
   タｌｏｇ＿ａ（ａ＾Ａ）／Ｋと前記振幅値対数表示デー
   タｌｏｇ＿ａ１／Ｓと加算してデータｌｏｇ＿ａ（ａ＾
   Ａ）／（ＫＳ）を出力とするものであり、前記第２の変
   換回路は、上記データｌｏｇ＿ａ（ａ＾Ａ）／（ＫＳ）
   をデータ（ＫＳ）／（ａ＾Ａ）に変換するものであるこ
   とを特徴とする特許請求の範囲第２項記載の電子楽器。 ４ 前記加算器は、前記操作設定値データＫ＿１，Ｋ＿
   ２……を加算した加算データＡを出力するものであり、
   前記第１の変換回路は、前記重み付け信号ｋ＿１，ｋ＿
   ２，……を加算した加算データＫを対数表示データｌｏ
   ｇ＿ａＫに変換するものであり、前記第１の演算回路は
   、上記対数表示データｌｏｇ＿ａＫと上記加算データＡ
   にもとづくデータ１／Ａとを加算してデータｌｏｇ＿ａ
   Ｋ／（ａ＾Ａ）を出力するものであり、前記第２の演算
   回路、上記データｌｏｇ＿ａＫ／（ａ＾Ａ）と前記振幅
   値対数表示データｌｏｇ＿ａＳとを加算してデータｌｏ
   ｇ＿ａ（ＫＳ）／（ａ＾Ａ）を出力するものであり、前
   記第２の変換回路は、上記データｌｏｇ（ＫＳ）／（ａ
   ＾Ａ）をデータ（ＫＳ）／（ａ＾Ａ）に変換するもので
   あることを特徴とする特許請求の範囲第２項記載の電子
   楽器。