JPS6057595B2

JPS6057595B2 - 電子楽器

Info

Publication number: JPS6057595B2
Application number: JP53009704A
Authority: JP
Inventors: 千史竹内; 哲夫西元
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1978-01-31
Filing date: 1978-01-31
Publication date: 1985-12-16
Also published as: JPS54103338A

Description

【発明の詳細な説明】この発明は複数の鍵の押鍵状態を示す時分割多重信号と
、この時分割多重信号に対応して時分割的に発生される
波形信号とを乗算して多数の楽音を同時に発音しうるよ
うにした電子楽器に関し、特に押鍵、離鍵の鍵操作に対
応した楽音信号のキーインクに伴なうクリックノイズの
発生を防止しうるようにした開閉制御回路を具備する電
子楽器に関する。

この出願人は先に、特願昭５２−１５０８９５（特開昭
５４−８３４ｍ号）、発明の名称「電子楽器」の明細書
中に記載した発明の電子楽器を提供した。

この発明は、複数の鍵スイッチと、これら鍵スイッチを
所定速度で順次走査し各鍵の押鍵状態を示す時分割多重
信号を出力する鍵スイッチ走査回路と、上記鍵スイッチ
走査に同期して各鍵に対応する波形信号を時分割的に発
生する時分割波形発生回路と、この時分割波形発生回路
の出力信号（波形信号）と上記時分割多重信号とを乗算
する乗算器とを具備し、この乗算器の出力信号から楽音
信号を得るようにしたことを特徴とする電子楽器である
。また同明細書中に提示されている他の発明は、複数の
鍵スイッチと、これら鍵スイッチを所定速度で順次走査
し各鍵の押鍵状態を示す時分割多重信号を出力する鍵ス
イッチ走査回路と、上記鍵スイッチ走査に同期して各音
高に対応する波形信号を時分割的に発生する時分割波形
発生回路と、上記時分割多重信号を所定時間遅延して出
力しうるようにした遅延回路を有するカプラ制御回路と
、上記時分割波形発生回路の出力信号（波形信号）と上
記時分割多重信号ＴＤＭおよび上記カプラ制御回路の出
力信号とを乗算する乗算器とを具備し、この乗算器の出
力信号から楽音信号を得るようにしたことを特徴とする
電子楽器であり、上記いずれの発明の場合も、簡単な構
成で多数の楽音を同時に発音しうる優れた特長を有して
いる。ところで上述した前者の発明では、時分割的に出
力される波形信号と時分割多重信号とが乗算器に直接入
力されており、また後者の発明では、時分割的に出力さ
れる波形信号と、時分割多重信号に対応する信号（すな
わち、時分割多重信号を力プラ制御回路を介して出力さ
せた信号）とが乗算器に直接入力されている。

然るにこの場合、乗算器に入力される波形信号の振幅値
は常にその゜“０゛レベル付近にあるとは限らない。す
なわち、時分割波形発生回路から出力される波形信号は
、その波形信号の１波形（１周期）を複数のサンプル点
に分割し、分割された各サンプル点における波形振幅値
が鍵スイッチの１走査周期ごとに１つずつ順次出力され
る（すなわち時分割的に出力される）ものであり、また
波形信号を正弦波形と仮定すると、この正弦波形ぱ゜０
゛レベルを基準にしてプラス側の最高レベル（最大振幅
値）からマイナス側の最高レベル（最大振幅値）まで変
化するものである。また鍵は任意の時間に押鍵されるか
ら、この鍵の走査開始時に最初に出力される波形信号の
振幅値が常に“゜０゛レベル付近にあるとは限らない。
このため波形信号の振幅値が最高レベル付近にあるとき
乗算器に時分割多重信号が入力されると、乗算器の出力
（すなわち波形信号と時分割多重信号との乗算値）が゜
“０゛レベルから最高レベルに急激に立上つたり（押鍵
時）、あるいは最高レベルから“゜０゛レベルに急激に
立下つたり（離鍵時）してしまい、この際、不快なりリ
ックノイズが発生して音楽的に好ましくない。

この発明は上記事情を考慮してなされたもので、その目
的とするところは、押鍵時または離鍵時における上述し
たようなりリックノイズの発生を確実に防止できるよう
にした電子楽器を提供することである。

このため、この発明では、上記波形信号の振幅値の絶対
値が所定値以下のとき（すなわち振幅値が“０゛レベル
付近であるとき）を検出し、この検出に基づいて時分割
多重信号を乗算器に送るようにしたものである。

以下、図面を参照してこの発明の一実施例を説明する。

第１図において、この発明の電子楽器は大別して、鍵盤
（図示略）上の各鍵に対して設けられ、且つマトリック
ス状に配列されている多数の鍵スイッチを有する鍵スイ
ッチ回路１と、この−鍵スイッチ回路１の各鍵スイッチ
を順次走査して各鍵スイッチの開閉状態、すなわち、押
鍵状態を表わす時分割多重信号ＴＤＭを出力する鍵スイ
ッチ走査回路２と、この鍵スイッチ走査回路２および後
述する時分割波形発生回路４等の動作を制御するタイミ
ング信号を発生するタイミング信号発生回路３と、上記
鍵スイッチ回路１の走査に同期して各音高に対応する周
期の波形信号（音源信号または楽音信号Ｓ）を時分割的
に発生する時分割波形発生回路４と、時分割多重信号Ｔ
ＤＭを入力してこの時分割多重信号ＴＤＭを所定時間遅
延させ、且つこの遅延された信号ＤＴＤＭに更に所定の
処理を施してから出力するカプラ制御回路３０ｊと、波
形信号Ｓおよびカプラ制御回路３０の出力信号ＴＤＭ，
ＤＴＤＭが入力され、波形信号Ｓの振幅値が“０゛レベ
ル付近にあるときにのみカプラ制御回路３０の出力信号
ＴＤＭ，ＤＴＤＭを受け入れて記憶する開閉制御回路６
０と、この開閉制御一回路６０に記憶された信号と当該
波形信号Ｓとを乗算する乗算器５と、この乗算器５の出
力信号が入力され、鍵スイッチ回路１の１回の走査開始
時から走査終了時まての一定走査期間内の上記出力信号
を累計加算するアキュームレータ６と、各走″査期間の
終りにアキュームレータ６の内容が入力されてラッチす
るラッチ回路７と、このラッチ回路７の出力信号（ディ
ジタル信号）をアナログ信号に変換するＤＩＳ９．換器
８と、このＤ八変換器８の出力信号を増幅する増幅器９
と、増幅器９の出力信号を楽音として発音させるスピー
カ１０とから構成されている。次に、上述した各部の構
成を第２図ないし第６図を参照して詳細に説明する。

周知のように１オクターブは１２の音名Ｃ，Ｃ＃，Ｄ，
・・・，Ｂから成るが、この実施例では、第１オクター
ブの１２個の鍵（これら鍵をＣｌ，Ｃ＃，Ｄｌ，・・・
，Ｂ１と表記する）、第２オクターブの１２個の鍵Ｃ２
，Ｃ弁，Ｄ２，・・，八、以下同様な表記にしたがう第
３〜第５オクターブの各１２個の鍵、および第６オクタ
ーブの１個の鍵Ｃ６の合計６１個の鍵が鍵盤（図示略）
上に設けられているものとする。

これら６１個の鍵に対応する６１個の鍵スイッチは、第
２図に示すように鍵スイッチ回路１内にマトリックス状
に配列されている。すなわち、鍵スイッチ回路１の列ラ
イン１１〜１６はそれぞれ第１〜第６オクターブに対応
し、また行ラインＬ１〜Ｌｌ２は各音名Ｃ，Ｃ＃，・・
・，Ｂに対応している。たとえば列ライン１１と行ライ
ンＬ５との交差点上には、第１オクターブの鍵Ｅ１の鍵
スイッチが配設されている。なお、図中の列ライン１１
〜１６と行ラインＬ１〜１４２の各交差点上に付した丸
印は、上述した鍵スイッチが対応する列ラインと行ライ
ン間に順方向ダイオードと直列接続されていることを示
す。ここでタイミング信号発生回路３の構成を説明する
。

この回路３は、所定周期で常時出力されるクロックパル
スφにより駆動される４ビット構成の１２進カウンタ１
５（このカウンタ１５の内容「００００」〜「１１０１
」、ｗ進数表示「０」〜「１１Ｊ以下ではｗ進数表示で
表わす；は各音名Ｃ−Ｂにそれぞれ対応している）と、
この１２進カウンタ１５の最上位ビット（第４ビット）
のビット出力信号Ｎ４により駆動される４ビット構成の
１０進カウンタ１６（このカウンタ１６の内容「０００
」〜「１０１」、ｗ進数表示「０」〜「６」：以下では
１０進数表示で表わす；はそれぞれ第１〜第６オクター
ブに対応している）と、更に１２進カウンタ１５の第１
、２、４ビット出力信号Ｎｌ，Ｎ２，Ｎ４およびｗ進カ
ウンタ１６の第１、４ビット出力信号Ｂｌ，Ｂ４が直接
入力されるとともに、１２進カウンタ１５の第３ビット
出力信号Ｎ３および１０進カウンタ１６の第２、３ビッ
ト出力信号Ｂ２，Ｂ３がそれぞれ対応するインバータ６
５，６６，６７を介して入力されるアンドゲート１７と
により構成されている。

このアンドゲート１７の出力信号は信号ＳＹＣと称され
、この信号ＳＹＣにより後述する１走査期間が規定され
る。１２進カウンタ１５の第１〜第４ビット出力信号Ｎ
１〜Ｎ４は鍵スイッチ走査回路２内のデコーダ１２に入
力されている。すなわち、カウンタ１５の内容を表わす
信号Ｎ１〜Ｎ４はデコーダ１２によりデコードされ、デ
コーダ１２に１鉢設けられている出力端０１〜０１２の
うち何れかに゜“１゛信号として出力される。たとえば
１２進カウンタ１５の内容が音名Ｇに対応する内容７（
Ｗ進数表示）の場合、デコーダ１２の出力端０８のみか
ら“゜１゛信号が出力される。ｗ進カウンタ１６の第１
〜第４ビット出力信号八〜Ｂ，は、鍵スイッチ走査回路
２内の他のデコーダ１１に入力されている。すなわち、
カウンタ１６の内容を表わす信号Ｂ１〜Ｂ４は、デコー
ダ１１によりデコードされ、その出力信号は鍵スイッチ
回路１の列ライン１１〜１５のうち、何れか１本の列ラ
インに“６ｒ゛信号として出力される。たとえば、カウ
ンタ１６の内容が第３オクターブを表わす内容２（Ｗ進
数表示）であるとき、列ライン１３にのみ゜゜１゛信号
が出力され、第３オクターブの各鍵Ｃ３，Ｃ＃，
・・，Ｂ３がこの間走査されるように構成されている。
鍵スイッチ回路１の行ラインレ〜Ｌｌ２の出力信号は鍵
スイッチ走査回路２内の対応するアンドゲート１３１〜
１３１２の各第１入力端にそれぞれ入力されている。ア
ンドゲート１３１〜１３１２の各第２入力端には、上記
デコーダ１２の出力端０１〜０１２の出力信号がそれぞ
れ入力されている。また各アンドゲート１３１〜１３１
２の出力信号はオアゲート、１４を介して時分割多重信
号ＴＤＭとして前述したカプラ制御回路３０に入力され
ている。タイミング信号発生回路３、鍵スイッチ走査回
路２を上記のように構成したので、両カウンタ１５，１
６により１２雉カウンタが形成され、この１２雉カウン
タの出力信号Ｎ１〜Ｎ，，Ｂｌ〜Ｂ４（内容０〜１１９
を表わす）により、６１個の鍵スイッチから成る鍵スイ
ッチ回路１の１走査期間（第５図）が規定される。

即ち、第５図には、１２０ビットタイムからなる１走査
期間内の上記１加進カウンタの内容（各ビットタイム）
０〜１１９と、走査される鍵の種類との対応関係を示す
。この発明で使用される鍵の数は６１であるから、１２
０進カウンタの内容が６１〜１１９の期間は実際には鍵
スイッチ走査が実行されない。１２進カウンタ１５のビ
ット出力信号Ｎ１〜Ｎ４が入力されるデコーダ１２は、
上述したように１２進カウンタ１５の内容が０〜１１の
ときその出力端０１〜０１２に順次゜゜１゛信号を出力
する。

このため１２進カウンタ１５の内容が、たとえば０のと
きにはアンドゲート１３１が開かれており、このとき何
れかのオクターブの音名Ｃに相当する鍵Ｃｌ，Ｃ２，・
・・・Ｃ６が押鍵されていれば、アンドゲート１３１か
ら押鍵信号が出力され、この信号は更にオアゲート１４
を介して時分割多重信号ＴＤＭとして出力される。この
ようにして１走査期間が開始されると、６１個設けられ
た鍵Ｃｌ，Ｃ＃，・・，ＢＳ，Ｃ６の押鍵状態が
、１２進カウンタ１５、ｗ進カウンタ１６から成る１２
６進カウンタの内容が０〜１１９に順次変化するとき、
第１オクターブの鍵から順次走査される。またアンドゲ
ート１７からは１走査期間の終了時、すなわち、１（至
）進カウンタ１５，１６の内容が１１９のときにのみ信
号ＳＹＣが出力される。この信号ＳＹＣは後述するアキ
ュームレータ６、ラッチ回路７に入力される。またタイ
ミング信号発生回路３内の１流カウンタ１５の第１〜第
４ビット出力信号Ｎ１〜Ｎ，およびｗ進カウンタ１６の
第１〜第４ビット出力信号２〜八はともに、時分割波形
発生回路４内の周波数ナンバメモＩ川８にアドレス指定
信号として入力されている。

これにより鍵スイッチ回路１の各鍵スイッチの走査に同
期して周波数ナンバメモＩ川８がアドレスされ、この周
波数ナンバメモリ１８からはそのとき走査されている鍵
の音高に対応した周波数に比例した数値（以下、周波数
ナンバと呼ぶ）Ｒが出力され、この周波数ナンバＲ（１
７ビットで表わされるデータ）は加算器１９の第１入力
端Ａに入力される。

なお、この周波数ナンバメモリ１８には、実際には設け
られていない鍵Ｃ＃〜Ｃｌ。（４８鍵分）に対応する周
波数ナンバメモリＲも記憶されている。すなわち、鍵ス
イッチ走査回路２から出力される時分割多重信号ＴＤＭ
は、後述するようにカプラ制御回路３０内のシフトレジ
スタ３１〜３８（合計４８ステージ）に入力されて遅延
されるから、この遅延された信号ＤＴＤＭに対しても対
応る周波数ナンバＲを与えて対応する波形信号Ｓを発生
させる必要があるためである。上記加算器１９の第２入
力端Ｂには、後述するシフトレジスタ２０の出力データ
（２０ビット）が入力されており、したがつて加算器１
９は周波数ナンバＲ＜５−シフトレジスタ２０の出力と
を加算し、その加算値はシフトレジスタ２０に２０ビッ
トの並列データとして入力される。シフトレジスタ２０
は１２０ステージ、１ステージニ２０ビットの容量をも
ちクロックパルスφにより駆動されて、加算器１９から
−出力された加算値を順次シフトする。すなわち、加算
器１９およびシフトレジスタ２０は各音高に対応する周
波数ナンバＲをそれぞれ独立して順次繰り返し加算して
いることになる。シフトレジスタ２０から時分割的に順
次出力される出力データー（第１２０ステージ出力）の
うち上位８ビットのデータはサインテーブル２１にアド
レス信号として入力される。この８ビットのデータはそ
のとき走査されている鍵Ｃ１〜Ｃ６の音高に対応した内
容をもつほかに上述した鍵Ｃ＃〜ＣｌＯの音高に対応し
た内容をもち、このデータにしたがつてサインテーブル
２１から正弦振幅値を表わす１２ビットのデータＳが順
次時分割的に出力され、乗算器５および開閉制御回路６
０に入力される。カプラ制御回路３０は、直列接続され
た８個のシフトレジスタ３１〜３８と、鍵スイッチ走査
回路２の出力側および各シフトレジスタ３１〜３８の出
力側にそれぞれ接続された９個の重み付け回・路３９〜
４７と、これら重み付け回路３９〜４７の出力信号ｋ１
〜Ｋ９をすべて加算する加算器４８とから構成される。

シフトレジスタ３１，３２，３３，３４，３５，３６，
３７，３８はそれぞれ容量１２ステージ・１ビット、７
ステージ●１ビット、５ステージ●１ビット、７ステー
ジ●１ビット、５ステージ・１ビット、４ステージ●１
ビット、３ステージ●１ビット、５ステージ●１ビット
を有するとともにクロックパルスφにより駆動され、先
頭のシフトレジスタ３１に入力される時分割多重信号Ｔ
ＤＭを順次後段のシフトレジスタ側３２〜３８にシフト
させるようになされている。したがつてあるビットタイ
ムにシフトレジスタ３１の第１ステージに入力された時
分割多重信号ＴＴ）Ｍは１２ビットタイム後にこのシフ
トレジスタ３１の第１２ステージから出力されて次段の
シフトレジスタ３２の第１ステージに入力され、更にこ
のシフトレジスタ３２に入力された信号ＤＴＤＭ（上記
信号ＴＤＭを１２ビットタイム遅延したもの）は７ビッ
トタイム後にその第７ステージから出力され、次段のシ
フトレジスタ３３の第１ステージに入力される。

このようにして信号ＴＴ）Ｍは、カプラ制御回路３０に
入力後各シフトレジスタ３１〜３８により所定時間ずつ
、すなわち、１２ビットタイム、７ビットタイム、５ビ
ットタイム、７ビットタイム、５ビットタイム、４ビッ
トタイム、３ビットタイム、５ビットタイムずつ遅延さ
れて各シフトレジスタ３１〜３８から出力される。ここ
で、シフトレジスタ３１の入力端をＡ点、シフトレジス
タ３１〜３８の各出力端をＢ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ
，Ｉ点と名付けておく。Ａ点には１６フィート（以下、
フィートはダツシユで示し、１６″と表記する）に相当
する重み付け回路３９が接続されている。Ｂ点には８″
に相当する重み付け回路４０が接続されている。同様に
してＣ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ点にはそれぞれ、５五
、４″、２誓、７、１モ、１五、ｌ゛に相当する重み付
け回路４１，４２，４３，４４，４５，４６，４７が接
続されている。各重み付け回路３９〜４７はともに、ス
ライド式の切換スイッチ４９、エンコーダ５０、３個の
アンドゲート５１，５２，５３から成り、同一構成を有
する。第２図には、１６″の重み付け回路３９の構成の
み詳細に図示し、他の回路４０〜４７の構成の図示は省
略する。重み付け回路３９，４０〜４７において切換ス
イッチ４９の共通接点には“゜１゛信号が供給されてお
り、また０〜７までの８個の切換接点から出力される信
号はエンコーダ５０に入力されている。エンコーダ５０
は切換スイッチ４９の各切換接点の位置に対応した信号
を３ビットのデータとして出力し、アンドゲート５１，
５２，５３の各第１入力端にそれぞれ入力されるように
構成される。またアンドゲート５１，５２，５３の各第
２入力端はともにＡ点（Ｂ点〜Ｉ点）に接続され、更に
アンドゲート５１，５２，５３の各出力信号は３ビット
データＫｌ，ｋ２〜Ｋ９として加算器４８に入力される
。これにより、切換スイッチ４９の切換接点が、たとえ
ば「５」に設定されていると、エンコーダ５０からは数
値「５」を表わす３ビットのデータ「１０１Ｊ１すなわ
ちアンドゲート５１，５３の第１入力端に゛゜１゛信号
、アンドゲート５１の第１入力端に“０゛信号が出力さ
れる。これによりアンドゲート５１，５３のみが開かれ
るから、このときＡ点に入力されている時分割多重信号
ＴＤＭが“１゛信号であれば、加算器４８には重み付け
回路３９から数値「５」を表わすデータ「１０Ｕが入力
されることになる。各重み付け回路３９〜４７に設けら
れている各切換スイッチ４９を駆動するドローパー（つ
ま−み）は、第６図に見られるように配列され、電子楽
器の鍵盤付近（例えば鍵盤上部のパネル面）に設けられ
ている。

第６図中左側から順に重み付け回路３９〜４７に対応し
てドローパー５４１〜５４９が配列されている。各ドロ
ーパー５４１〜５４，を図の上下方向にスライドすると
目視位置に数字１〜８が表われるようになつており、各
ドローパー５４１〜５４９の最上位置に示される数字が
、そのドローパー５４１〜５６により駆動される切換ス
イッチ４９の切換接点を表わすようになされている。第
６図では、たとえば１６″の重み付け回路３９の切換ス
イッチ４９は切換接点「２」に設定されている。このよ
うにして各ドローパー５４１〜５４９の位置を演奏者が
適宜操作することにより、各フィートの重み付けが自由
に設定できる。また各シフトレジスタ３１〜３８から遅
延されて出力される信号ＤＴＤＭは、更に各ドローパー
５４１〜５４９の設定位置に対応した数値が重み付けさ
れて各フィートの重み付け回路３９〜４７からデータｋ
１〜Ｋ，として出力されて加算器４８に送られる。加算
器４８はこれらデータｋ１〜Ｋ９を加算してその加算値
を６ビットデータＫとして開閉制御回路６０を介して乗
算器５に出力するようになつている。次にこの発明の主
要部である開閉制御回路６０の構成を、第３図および第
４図を参照して説明する。

開閉制御回路６０は、サインテーブル２１から出力され
る各鍵Ｃ１〜Ｃ６およびＣ＃〜ＣｌＯの音高に対応した
正弦振幅値Ｓを表わすデータが入力されるレベル検出信
号発生回路７０、このレベル検出信号発生回路７０から
レベル検出信号Ｄが出力されているときにのみ上記加算
器４８の出力データＫを通過させるゲート回路群７９お
よびこの出力データＫが入力されて一時記憶する記憶回
路（シフトレジスタ）８０から準成される。サインテー
ブル２１の出力データ（正弦振幅値）Ｓが符号・絶対値
表示による場合のレベル検出信号発生回路７０の具体的
構成例を第４図に示す。符号・絶対値表示では、上記出
力データ（正弦振幅値）Ｓの基準レベル（“゜０゛レベ
ル、たとえば０ボルト）に対してプラス側とマイナス側
の同一振幅値の絶対値表示部分を全く同一の値で表示す
る。そして振幅の゛プラス側は２値論理レベルの゜゜０
―マイナス側ぱ“１゛の符号が与えられ、これらがデー
タＳの最上位ビット（ＭＳＢ）に付される。正弦振幅値
Ｓはこの例では１２ビットのデータで表わされるから、
その最上位ビットＭＳＢ（最小位ビットを基準にして１
２ビット目）がサインビットである。またこのレベル検
出信号発生回路７０は、正弦振幅値Ｓの基準レベル付近
を検出する回路であるから、正弦振幅値Ｓのうち最小位
ビット（ＬＢＳ）を基準にして１１、１０、９ビット目
のデータがノアゲート７１（第４図）に入力されている
。したがつてノアゲート７１からは、１１、１０、９ビ
゛ツト目のデータが゜゜０゛のとき、すなわち正弦振幅
値Ｓが基準レベル付近の値であるときレベル検出信号Ｄ
Ｃ゜ｌ゛信号）が出力され、この信号Ｄは各アンドゲー
ト７３１，７３２，・・，７３７（第３図）の第１入力
端に入力される。また、レベル検出信号Ｄはインバータ
７２により反転されて各アンドゲート７４１，７４２，
・・，７４，の第１入力端に入力される。

各アンドゲート７３１〜７３７の第２入力端にはそれぞ
れ、加算器４８（第２図）から出力される６ビットのデ
ータＫの各ビットが対応して入力されている。また各ア
ンドゲート７４１〜７４７の第２入力端には、その容量
が１２０ステージ、１ステージニ６ビットからなるシフ
トレジスタ８０の出力データ（第１２０ステージの出力
データ）の各ビットＲｌ，ｒ２，・・，Ｒ６がそれぞれ
入力されている。これらアンドゲート７３１，７４１の
各出力はオアゲート７５，を介してシフトレジスタ８０
の第１ステージの対応するビットに入力されている。同
様にしてアンドゲート７３２と７４２７３３と７４３（
図示略）、７３７と７４７の各出力はそれぞれ対
応するオアゲート７５２，７５３（図示略）、
７５７を介してシフトレジスタ８０の第１ステージの対
応するビットに入力されている。またシフトレジスタ８
０の出力データは乗算器５にも入力されている。上記構
成により、押鍵操作開始時においてサインテーブル２１
から時分割的に出力される当該鍵の正弦振幅値Ｓが基準
レベル（“０さレベル）付近のデータでないときには、
正弦振幅値Ｓを表わすデータの１１、１へ９ビット目の
いずれかが゜゜１゛信号の状態であるから、ノアゲート
７１（第４図）から出力されるレベル検出信号Ｄぱ“０
゛信号である。したがつてインバータ７２の出力が゜゜
１゛信号と−なり、アンドゲート７４１〜７４，がそれ
ぞれ動作可能状態となり、且つアンドゲート７３１〜７
３，が不動作状態となつている。一方、押鍵操作にとも
ない、信号ＴＤＭが鍵スイッチ走査回路２から出力され
、したがつて加算器４８から加算デーータＫが出力され
はじめる。然しながら、押鍵操作開始後はじめてレベル
検出信号Ｄが゜“１゛となるまでは前記アンドゲート７
３１〜７３，の不動作状態となつているため、この期間
出力される加算データＫはシフトレジスタ８０に入力さ
れない。またシフトレジスタ８０の全ステージの内容（
シフトレジスタ８０に保持されている内容）はこの期間
゜゜０゛であるから、乗算器５への入力も“０゛となる
。したがつて押鍵操作開始後から最初にレベル検出信号
Ｄが゜゜１゛となるまでの期間、楽音は発音されない。
次いでレベル検出信号Ｄがはじめて゜“１゛となると、
アンドゲート７３１〜７３７が動作可能状態となり、且
つアンドゲ）一ト７４１〜７４７が不動作状態となる。
このため、この時点から加算データＫがシフトレジスタ
８０に順次入力されはじめ、またシフトレジスタ８０の
第１ステージに入力されたデータは順次後方のステージ
にシフトされる。そして最初にシフトレジスタ８０の第
１ステージに入力された加算データＫがシフトレジスタ
８０の第１２０ステージから出力されるとこの加算デー
タＫは乗算器５に送られ、楽音が発音されはじめる。す
なわち、押鍵操作開始後、正弦振幅値Ｓが基準レベル（
“０゛レベル）付近になるまで楽音が発音されず、クリ
ックノイズの発生が防止される。

次いで押鍵中にレベル検出信号が゜゜１゛から“゜０゛
となると、アンドゲート７３１〜７３７が不動作状態と
なり、且つアンドゲート７４１〜７４７が動作状態とな
る。この結果、それまでシフトレジスタ＄０に記憶され
ていたデータＫのうち第１ビットｒ１に関してはこの期
間、アンドゲート７４１→オアゲート７５１→シフトレ
ジスタ８０の各ステージの１ビット→アンドゲート７４
１からなる循環回路が形成される。同様にして上記デー
タのうち、第２〜６ビットＲ２〜Ｒ６に関してもアンド
ゲート７４．〜７４７オアゲート７５２〜７５７、シフ
トレジスタ８０の各ステージの２〜６ビット目、アンド
ゲート７４。〜７４７からなる循環回路が形成される。
シフトレジスタ８０は上記したクロックパルスφにより
駆動されて上記データｒ１〜Ｒ６を順次後方にシフトし
循環させて記憶保持し、この保持されているデータＫが
乗算器５に送られて発音される。勿論、アンドゲート７
３１〜７３，が不動作状態にあるから、あらたな加算デ
ータＫはシフトレジスタ８０に入力されない。次いでこ
の押鍵中にレベル検出信号Ｄが再度゛１゛となると、各
アンドゲート７４１〜７４，が不動作状態となり、上記
した循環回路が解放されその記憶が解除（クリア）され
る。一方、レベル検出信号Ｄが６“Ｒ３信号となること
により各アンドゲート７３１〜７３７が動作可能状態と
なる。したがつてシフトレジスタ８０には加算器４８の
あらたな出力データＫが同時に吸込まれ、乗算器５に送
られるものである。このように押鍵中は、レベル検出信
号Ｄが６６０″の期間はシフトレジスタ８０にそれ以前
に取込まれた加算データＫが循環回路により記憶保持さ
れるとともにこの保持されているデータＫにより楽音が
発音される。そしてレベル検出信号Ｄが゜“１゛となる
と、循環保持されていた加算データＫがクリアされてあ
らたな加算データＫがシフトレジスタ８０に取込まれ、
このあらたな加算データＫにより押鍵中は引きつづいて
楽音が発音される。そして押鍵中はレベル検出信号Ｄが
６４０的＋６６１９９０ａ０９９ゅ．．．．．．．．と
変化するにしたがつて前記動作が繰返される。次いで離
鍵されて信号ＴＤＭＣ゜ｌ゛）が出力されなくなつても
、レベル検出信号Ｄが゜゜１゛になるまではシフトレジ
スタ８０に記憶保持されているデータＫにより発音され
つづける。そして離鍵後レベル検出信号Ｄがはじめて゜
゛１゛になると、このときには信号ＴＤＭが゜゜０゛の
ためシフトレジスタ８０に入力されるデータＫが゛゜０
゛であるから、これによりシフトレジスタ８０の内容が
クリアされはじめ、各ステージの内容が゜゜０゛となり
、発音されなくなる。このように離鍵時においても、離
鍵後レベル検出信号Ｄが゜“１゛となるまでは発音され
つづけ、不快なりリックノイズの発生が防止される。乗
算器５は開閉制御回路６０を介して入力される加算器４
８の出力データＫと、サインテーブル２１から同時に出
力される基準レベル付近にある正弦振幅値Ｓとを乗算し
、その乗算値（１２ビットのデータ）はアキュームレー
タ６内の加算器２３（第２図）の第１入力端Ａに入力さ
れる。

加算器２３の第２入力端Ｂには１ステージ・１５ビット
のレジスタ２４の出力データがゲート回路２２を介して
入力されている。加算器２３は両人力データを加算し、
その加算値は１５ビットの並列データとして上記レジス
タ２４に入力される。このレジスタ２４は前述したクロ
ックパルスφにより駆動され、読込んだデータを１５ビ
ット並列データとして上記ゲート回路２２とラッチ回路
７に出力する。ゲート回路２２は、１走査期間の終了時
、すなわち信号ＳＹＣの出力時以外は常時開かれるよう
に信号ＳＹＣをインバータ２５により反転した信号？Ｃ
が制御信号として入力されている。またラッチ回路７は
信号ＳＹＣをデータ読込み信号として加えられている。
したがつて、アキュームレータ６内の加算器２３は、１
走査期間の開始時（前記１加進カウンタの内容が０のと
き）から乗算器５から出力される乗算値を累計加算しは
じめ、１２攻カウンタ１５，１６の内容が１１９になる
と加算器２３は最後の加算を行う。そして１加進カウン
タの内容が１１９になると信号ＳＹＣが出力されるから
ラッチ回路７に加算器２３の最後の累算値（この累算値
はシフトレジスタ２４に記憶されている）をラッチする
。ラッチされたデータは第１図につき説明したように、
更にＤＡ変換器８、増幅器９、スピーカ１０に送られる
ようになされている。上記のように構成された電子楽器
の動作を次に、第７図に示す動作波形図を参照して説明
する。

いま、ある１走査期間内にて、鍵Ｃｌ，Ｄ２，Ｇ＃＃が
同時に押鍵されているものとする。またカプラ制御回路
３０の各ドローパー５４１〜５４９は、第６図に示す状
態に設定されているものとする。タイミング信号発生回
路３の１２進カウンタ１５、１雉カウンタ１６の動作に
より、これらの両カウンタ１５，１６により構成される
１（イ）進カウンタの内容が０のときから１走査期間の
動作が開始される。

１２雉カウンタの内容が０〜１１（すなわち、ｗ進カウ
ンタ１６の内容がＯ）の間は、鍵スイッチ走査回路２の
デコーダ１１の出力信号６６ｒ′は鍵スイッチ回路１の
列ライン１１にのみ出力され、第１オクターブの各鍵Ｃ
１〜Ｂ１の鍵スイッチが走査される。

この間、デコーダ１２は１２進カウンタ１５の内容が０
から１１に順次変化するにしたがつて、出力端０１から
０１２に順次“１゛信号を出力してゆき、対応するアン
ドゲート１３１〜１３１２を順次開かせる。上記動作に
並行して１２０進カウンタの出力信号Ｎ１〜Ｎ４，Ｂｌ
〜Ｂ４により時分割波形発生回路４の周波数ナンノソモ
リ１８は各鍵Ｃ１〜Ｂ１に対応するアドレスが順次指定
され、この結果、鍵Ｃ１〜への音高に対応する周波数ナ
ンバＲが順次出力され、加算器１９に入力される。

加算器１９はシフトレジスタ２０の出力データと周波数
ナンバＲとを加算しその加算値をシフトレジスタ２０に
出力する動作を繰返す。またシフトレジスタ２０の出力
データのうち上位８ビットのデータがサインテーブル２
１に入力されるから、サインテーブル２１からはこの期
間、鍵Ｃ１〜２に対応する正弦振幅値Ｓが順次時分割的
に出力され、乗算器５およびレベル検出信号発生回路７
０に入力される。この例では、鍵Ｃ１が押鍵されている
から、この１走査周期の開始時に押鍵されている鍵Ｃ１
が先ず検出される。したがつて鍵スイッチ走査回路２の
アンドゲート１３１の出力信号が゜゜１゛となり、した
がつて時分割多重信号′ｎ）Ｍが１１２罐カウンタの内
容がＯのときに“ｒ゛となる（第７図Ａ）。この信号Ｔ
ＤＭｃ４ｒつはシフトレジスタ３１に入力されるととも
に１６″の重み付け回路３９内のアンドゲート５１〜５
３に入力され、これらアンドゲート５１〜５３を動作可
能状態にさせる。いま１６″の重み付け回路３９の各切
換スイッチ４９は接点２に設定されているから（第６図
参照）アンドゲート５１〜５３から数値２を表わすデー
タｋ１「０１０」が出力され、加算器４８に送られる。
この１走査期間が開始以前のシフトレジスタ３１〜３８
の内容はすべてＯであるとすると、ｌ（イ）進カウンタ
の内容がＯの時点での各シフトレジスタ３１〜３８の出
力信号（すなわちＢ−１点の出力信号）はすべて０であ
る。したがつて加算器４８の出力データＫはこのとき１
６″の重み付け回路３９のドローパー５４１の設定値２
に等しい「０１０」である。シフトレジスタ３１に入力
された鍵Ｃ１による上記信号ＴＤＭＣ゜ｌ゛）は、１２
ビットタイム後（１（イ）進カウンタの内容が１２のと
き）にＢ点に出力され、シフトレジスタ３２に入力され
る（第７図．Ｂ）。

この信号は順次後段のシフトレジスタ３３〜３８側にシ
フトされてゆき、Ｃ−１点に出力されるが（第７図Ｃ−
１）、そのときの１２罐カウンタの内容はそれぞれ、１
９、２本３１、３へ４０ｓ４３、４８である（第７図参
照）。同様にして鍵Ｄ２，Ｇ＃は１（イ）進カウンタの
内容がそれぞれ、１４、５６のとき検出され、時分割多
重信号ＴＤＭがこのとき゜“１゛信号となる。この信号
ＴＤＭＣｌｒ）はシフトレジスタ３１〜３８により順次
シフトされてゆく。したがつて第７図に示すような信号
が１走査期間内にて各点Ａ−１に順次出力される。そし
て各点Ａ〜■に信号６６ｒ３が出力されるたびに、対応
する重み付け回路３９〜４７内の切換スイッチ４９（ド
ローパー５４１〜５４，）の設定値が加算器４８に出力
される。加算器４８は各ビットタイムごとに、そのとき
各重み付け回路３９〜４７から出力されるデータｋ１〜
Ｋ，を加算してその加算データＫを開閉制御回路６０に
出力する。他方、サインテーブル２１からは、この１走
査期間（以下、第１走査期間とも呼ぶ）内にて上記各鍵
Ｑ，Ｄ２，Ｇ＃に対応する正弦振幅値Ｓが出力され、乗
算器５、開閉制御回路６０内のレベル検出信号発生回路
７０に送られる。

そしてレベル検出信号発生回路７０によりそのとき入力
される正弦振幅値Ｓが基準レベル付近にあるか否かが検
出される。いま、この第１走査期間の開始時にサインテ
ーブル２１から出力されている上記鍵Ｃ１に対する正弦
振幅値Ｓが基準レベル付近の値のものてあるとすると、
鍔Ｐ２，Ｇ＃を含む他のすべての鍵に対する各正弦振幅
値Ｓも同様に基準レベル付近の値をもつものである。鍵
Ｃ１の場合において、その正弦振幅値Ｓが基準レベル付
近の値のものであるから、ノアゲート７１（第４図）か
らレベル検出信号ＤＣ゜ｌ゛信号）が発生されアンドゲ
ート７３１〜７３７が動作可能となり、且つアンドゲー
ト７４１〜７４７が不動作となる。したがつて上述した
１走査期間の開始時（１２傭カウンタの内容が０のとき
）に加算器４８の出力データＫ１すなわち数値２を表わ
す６ビットのデータ「００００１０」（２進数表示）の
各ビットが対応するアンドゲート７３、〜７３７オアゲ
ート７５１〜７５，を介してシフトレジスタ８０の第１
ステージに入力される。このデータ「００００１０」Ｋ
はこれ以後シフトレジスタ８０内を順次シフトされてゆ
く。次いで１２ビットタイム後に、鍵Ｃ１に対する時分
割多重信号ＴＤＭがカプラ制御回路３０のシフトレジス
タ３１から出力されるから（第７図Ｂ参照）、８″の重
み付け回路４０からドローパー５４２により設定されて
いるデータＫ２＝「５」（Ｗ進数表示）が出力され、加
算器４８に送られる。第７図から分かるように、このビ
ットタイム（１頷進カウンタの内容が１２のとき）に加
算器４８に同時に入力されるデータＫｌ，ｋ，〜Ｋ９は
ないから、このときの加算器４８の出力データＫはデー
タ「５」、すなわち「０００１０Ｕ（２進数表示）であ
り、このデータ「０００１０Ｕが開閉制御回路６０に送
られる。またこのビットタイム（１２０進カウンタの内
容１２）のときにサインテーブル２１から、鍵Ｃ２に対
応する正弦振幅値Ｓが出力され、レベル検出信号発生回
路７０に入力されるが、このときの鍵Ｃ２に対応する正
弦振幅値Ｓも基準レベル付近の値のものであるから、こ
の鍵Ｃ２に対するレベル検出信号Ｄは“１゛信号である
。したがつて上記データに「０００１０月はアンドゲー
ト７３１〜７３７オアゲート７５１〜７５，を介してシ
フトレジスタ８０の第１ステージに入力される。先にシ
フトレジスタ８０に入力されたデータ「００００１０」
Ｋはこのとき、シフトレジスタ８０の第１３ステージま
でシフトされている。したがつて、１２罐カウンタの内
容が１２のとき、シフトレジスタ８０の第１、第１３ス
テージに鍵Ｃ１の押鍵によるデータＫｌ，ｋ２が記憶さ
れている。１２（４カウンタの内容が１４になると、第
７図にみられるように鍔Ｐ２に対応する時分割多重信号
ＴＴ）ＭＣ゜ｌ゛信号）が出力され、カプラ制御回路３
０に送られる。

また鍵Ｄ２に対応する正弦振幅値Ｓに対しても“１゛信
号のレベル検出信号Ｄが出力される。これにより加算器
４８に入力されるデータは、１６″の重み付け回路３９
からの出力データｋ１＝「２」（Ｗ進数表示）となる。
このデータ「２」、すなわち「００００１０」（２進数
表示）は前述同様にしてシフトレジスタ８０の第１ステ
ージに入力される。シフトレジスタ８０に先に入力され
ている２つのデータ「００００１０」、「０００１０Ｕ
はこのとき、それぞれ第１５ステージ、第３ステージま
でシフトされている。また第７図に示される各ビットタ
イムにおいて、カプラ制御回路３０の各シフトレジスタ
３１〜３８から出力される遅延された信号ＤＴＤＭにも
とずくデータＫ２〜Ｋ９が順次シフトレジスタ８０の第
１ステージに入力され、次いでシフトレジスタ８０内を
シフトされてゆく。シフトレジスタ８０内の各データは
入力されたビットタイムに対応する間隔を保つて同時に
シフトされてゆくことは自明である。第１走査期間が終
了し、１２傭カウンタの内容がＯに復帰して次の１走査
期間（以後、第２走査期間とも呼ぶ）が開始されると同
時に、シフトレジスタ８０の第１２０ステージから鍵Ｃ
１に対応する前記データ「００００１０」が出力され乗
算器５に送られる。

このとき乗算器５には銹速，に対応する基準レベル付近
の正弦振幅値Ｓが送られてきているので、乗算器５は両
人力データを乗算し、その乗算値をアキュームレータ６
内の加算器２３の入力端Ａに送る。

加算器２３の入力端Ｂの入力データは「０」（Ｗ進数表
示）であるから、加算器２３のこのときの加算値は、上
述したデータ「００００１０」に正弦振幅値Ｓ（Ｆｌｌ
ＩＣｌに対応）を乗じた値に等しく、このデータは次の
データが加算器２３の入力端Ａに入力されるまで（この
例では１２ビットタイム後）、加算器２３−レジスタ２
４−ゲート回路２２→加算器２３からなる循環回路によ
り保持されている。シフトレジスタ８０の第１２０ステ
ージからは、上述した各データが、シフトレジスタ８０
に入力された時間間隔を保つて順次出力され、乗算器５
に送られるから、乗算器５はその都度、サインテーブル
２１から出力される対応する正弦振幅値Ｓ（この正弦振
幅値Ｓは勿論基準レベル付近の値をもつている）と各デ
ータとを乗算し、その乗算値を加算器２３の入力端Ａに
送る。加算器２３はそれまで上記循環回路により保持さ
れていたデータとこの新たに入力される乗算値とを加算
し、その加算値を同様に循環回路により記憶保持する。
このようにして、１加進カウンタの内容が１１８となり
、第２走査期間が終了する直前におけるシフトレジスタ
２４の内容は、第１走査期間の開始後、各点Ａ−１に出
力された信号ｎ）Ｍ，ＤＴＤＭＣ“１゛）に、対応する
重み付け回路３９〜４７のドローパー５４１〜５４９に
よる設定値を乗じた各値に、対応する正弦振幅値Ｓを更
に乗じた各値の合計値に等しくなつている。そしてこの
合計量がこの第２走査期間の終了時、すなわち信号ＳＹ
Ｃの出力時にラッチ回路７にラッチされ、更にスピーカ
１０まで送られて複数の音が同時に発音される。このと
き発音される楽音には、各鍵に対する正弦振幅値Ｓが基
準レベル付近にあ”る場合であつたから、不快なりリッ
クノイズが含まれることはない。他方、上記各鍵Ｑ，Ｄ
２，Ｇ＃＃の押鍵時、すなわち上述した第１走査期間の
はじめにおいて、サインテーブル２１から出力される各
正弦振幅値Ｓが基準レベル付近の値でない場合には、上
述したレベル検出信号Ｄが゜６０゛信号となつている。

このためインバータ７２の出力が“゜１゛信号となつて
アンドゲート７４１〜７４，が動作可能状態となり、且
つアンドゲート７３１〜７３，が不動作状態となつてい
る。一方、押鍵後、第１走査期間が開始されると、第７
図にみられる順序にて鍵Ｃｌ，Ｄ２，Ｇ＃に対応する時
分割多重信号ＴＤＭ（“゜１゛信号）、この信号ＴＤＭ
を遅延させた信号ＤＴｌ）ＭＣ“１゛）が順次出力され
、各重み付け回路３９〜４７に入力されることは、前述
同様であり、また加算器４８は第１走査期間の各ビット
タイムごとに加算動作を実行する。レベル検出信号が“
゜１゛信号に変化する直前までは、この加算器４８の各
ビットタイムごとの加算データＫは、上述したようにレ
ベル検出信号Ｄが“０゛信号となつているためシフトレ
ジスタ８０には入力されない。すなわち、第１走査期間
の開始後レベル検出信号Ｄが“゜１゛信号となるまでの
期間、シフトレジスタ８０の第１ステージの各ビットへ
の入力はすべて゜“０゛である。したがつてシフトレジ
スタ８０の出力（ビットｒ１〜Ｒ６）は、レベル検出信
号Ｄが“１゛信号となるまでは勿論６“０゛であるから
、乗算器５にこの期間入力される正弦振幅値Ｓは無効と
なり、楽音は発音されない。次いで、例えば第２走査期
間においてレベル検出信号Ｄが゜“０゛信号から゜゜１
゛信号に変化し、アンドゲート７４１〜７４７が閉じて
上記循環回路が解放されるとともに、アンドゲート７３
１〜７３７が開かれると、そのときの加算器４８の出力
データＫがシフトレジスタ８０の第１ステージに入力さ
れ、これ以後の動作は前述した動作と全く同様である。
このようにして、押鍵時にサインテーブル２１から出力
されている正弦振幅値Ｓが基準レベル付近にない場合に
おいても、この発明によれば、正弦振幅値Ｓが基準レベ
ル付近の値になるまで乗算器５における乗算動作が禁止
され、したがつて不快なりリックノイズを発生させるよ
うな楽音作成のための演算動作が実行されない。

またこの演算動作の禁止時間は極めて短時間であり、人
間の聴覚反応に対して何らの支障もない。前述した押鍵
時の動作により楽音が発音されはじめたあと、同時に押
鍵されている鍵Ｃｌ，Ｄ２，Ｇ＃のそれぞれに対応する
正弦振幅値Ｓが基準レベル付近の値をはずしてレベル検
出信号Ｄが′４０゛３となると、アンドゲート７３１〜
７３７が不動作状態となり、且つアンドゲート７４１〜
７４，が動作状態となる。

このため加算器４８から出力される前記加算データＫの
シフトレジスタ８０への入力が禁止され、同時に前記循
環回路が動作しはじめて、これまでシフトレジスタ８０
に入力されていた加算データＫが循環保持される。この
循環保持状態は次にレベル検出信号Ｄが“゜１゛信号と
なる、たとえば第５走査期間まで保持されるが、この期
間保持されているこの加算データＫが乗算器５にも送ら
れるので、乗算器５は保持されているこの加算データＫ
とサインテーブル２１から出力される正弦振幅値Ｓとを
乗算し、楽音を引きつづいて発音させる。次に、前記第
５走査期間に達し、レベル検出信号Ｄが“０゛から“１
゛となるとアンドゲート７４１〜７４７が不動作状態と
なり、このため前記循環回路が不動作状態となりシフト
レジスタ８０の内容がクリアされはじめるが、同時にア
ンドゲート７３１〜７３，が開いて加算器４８からの加
算データＫがシフトレジスタ８０に入力されはじめるた
め、シフトレジスタ８０の各ステージは、レベル検出信
号Ｄが゜゜０゛から゜“１゛に変化しても連続的に加算
データＫを記憶する状態が続く。したがつてこれ以後も
前述した動作にしたがつて楽音が発音されつづける。レ
ベル検出信号Ｄが“゜０゛のときすべての鍵Ｃｌ，Ｄ２
，Ｇ弁が離鍵されても、前記したように、前記循環回路
が動作中はシフトレジスタ８０に記憶保持されている加
算データＫにより楽音が発音されつづける。そして離鍵
後レベル検出信号Ｄが゜“１゛となると、前記循環回路
が閉じてシフトレジスタ８０がクリアされはじめ、同時
に加算データＫがシフトレジスタ８０に入力されるが、
このときの加算データＫは離鍵後は“゜０゛となつてい
るから（何故ならば、離鍵後は前記信号ＴＤＭ，ＤＴＤ
Ｍはいずれも゜゜０゛であるから）、シフトレジスタ８
０の各ステージは、離鍵後にレベル信号Ｄが“１゛とな
つたあとクリアされ、この結果発音されなくなる。この
ようにして、離鍵時においても、レベル検出信号Ｄが“
１゛になるまでは発音されつづけるから、離鍵時におけ
る不快なりリックノイズを発生することもない。次に、
サインテーブル２１の出力データ（正弦振幅値）Ｓが２
の補数表示になる場合のレベル検出信号発生回路７０の
構成例を第８図より説明する。

２の補数表示の場合、正弦振幅値Ｓのマイナス側の値は
対応するプラス側の値の２の補数により表示される。

プラス側の振幅値は、上述した符号・絶対値表示による
プラス側の振幅値と同一である。またサインビットもデ
ータＳの最上位ビット（ＭＳＢ）に符号・絶対値表示と
同様に付される。第８図において、このレベル検出信号
発生回路７『は、正弦振幅値Ｓが入力される排他オアゲ
ート群９０と、この排他オアゲート群９０の出力信号が
入力されるハーフアダー９２と、ハーフアダー９２の出
力データのうち上位３ビットの出力信号が入力されてレ
ベル検出信号Ｄを出力するノアゲート９３とからなつて
いる。排他オアゲート群９０は１２ビットで表わされる
正弦振幅値Ｓのうち、サインビットを除く１１ビットに
対応して設けられている１１個の排他オアゲート９１１
〜９１１１により構成される。サインビットはこれら各
排他オアゲート９１１〜９１１１の第２入力端に共通に
入力されているとともに、ハーフアダー９２にキヤリイ
入力信号としても入力される。上記構成により２の補数
表示による正弦振幅値Ｓが排他オアゲート群９０を介し
てハーフアダー９２の各ビットから符号・絶対値表示さ
れた正弦振幅値Ｓとして出力され、これにより前述の場
合（第４図）同様レベル検出信号Ｄが作成される。なお
、上記実施例のレベル検出信号発生回路の他の例として
、正弦振幅値Ｓの表示方法がマイナス１０ｇ表示による
場合やアナログ信号である場合の例を上げることができ
るが、その詳細な構成の説明は省略する。

また鍵の数は上記実施例のものに限定されず任意の数と
することができる。更に上記サインテーブルに替えて、
所望の楽音波形を一記憶する波形メモリを採用できる。
またその他の構成に関しても、この発明の主旨を逸脱し
ない範囲内で種々変形可能である。この発明は以上説明
したように、複数の鍵スイッチを所定速度て順次走査し
て各鍵の押鍵状態を示す時分割多重信号を発生するとと
もに、上記鍵スイッチ走査に同期して各音高に対応する
波形信号を時分割的に発生し、この波形信号と上記時分
割多重信号とを乗算して楽音信号を得るようにした電子
楽器において、上記波形信号の振幅値の絶対値が所定値
以下のとき、たとえば“゜０゛レベル付近の値であると
きから楽音信号の処理を開始するようにしたから、波形
信号の振幅値の絶対値が最高レベル付近にあるときに楽
音信号形成のため“の演算動作が開始されることはなく
、したがつて押鍵時または離鍵時におけるクリックノイ
ズの発生が完全に防止できる利点がある。

またカプラ制御回路を付加した電子楽器の場合には、カ
プラ制御回路内の各フィートの重み付け回路から得られ
る各部分音の立上り（発生）および立下り（消滅）のタ
イミングが異なるため、多段キースイッチを有するハモ
ンドオルガンにみられるような快よいアタック効果を得
ることもできる利点がある。

【図面の簡単な説明】

第１図ないし第７図はこの発明の電子楽器の一実施例を
示し、第１図は同電子楽器の全体構成を示すブロック線
図、第２図および第３図は同例の要部の詳細回路図、第
４図は同例のレベル検出信号発生回路の詳細回路図、第
５図は同例の１走査期間と各鍵との対応を示す図、第６
図は同例のドローパーの一般定状態を示す図、第７図は
同例の動作波形図、第８図は上記レベル検出信号発生回
路の変形例を示す図である。１・・・・・・鍵スイッチ回路、２・・・・・・鍵スイ
ッチ走査回路、３・・・・・・タイミング信号発生回路
、４・・・・・・時分割波形発生回路、５・・・・・・
乗算器、６・・・・・・アキュームレータ、７・・・・
・・ラッチ回路、１１，１２・・デコーダ、１５，１６
・・・・カウンタ、１８・・・・・・周波数ナンバメモ
リ、２１・・・・・サインテーブル、３０・・・・・・
カプラ制御回路、３１〜３８・・・・・・遅延回路（シ
フトレジスタ）、３９〜４７・・・・・・重み付け回路
、５４・・・・・・ドローパー、６０・・・・・開閉制
御回路、７０，７『・・・・・ルベル検出信号発生回路
、８０・・・・・・記憶回路（シフトレジスタ）。

Claims

【特許請求の範囲】

１複数の鍵スイッチを所定速度で順次走査して各鍵の
押鍵状態を示す時分割多重信号を発生するとともに、上
記鍵スイッチ走査に同期して各音高に対応する波形信号
を時分割的に発生し、この波形信号と上記時分割多重信
号とを乗算して楽音信号を得るようにした電子楽器にお
いて、上記波形信号の振幅値の絶対値が所定値以下のと
きレベル検出信号を発生するレベル検出信号発生回路と
、上記レベル検出信号の発生時に上記時分割多重信号に
対応する信号を入力してこれを記憶する記憶回路とを具
備し、上記記憶回路の出力信号と上記波形信号とを乗算
して楽音信号を得るようにしたことを特徴とする電子楽
器。