JPS6059610B2 - 命令処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、命令処理方式、特に制御メモリをそなえかつ
互いに同一のデータが格納される複数個の例えばローカ
ル・メモリを並列的に用いて与えられた命令を実行する
命令処理方式において、上’記制御メモリ内に上記ロー
カル・メモリ全体としての使用パターンを決定する制御
プログラム・ルーチンを予めセットしておき各ローカル
・メモリの読出しデータについてのエラー、チェック結
果に応じて対応する制御プログラム・ルーチンを実行し
上記命令を再実行するよう構成した命令処理方式に関す
る。

一般にデータ処理システムにおいて、与えられた命令を
実行するに当つて、互いに同一のデータが格納されるロ
ーカル・メモリを複数個用意し、個々のローカル・メモ
リからの読出しデータを演算処理して上記命令の実行を
行なう命令処理方式がある。

そしてこの種の命令処理方式は、個々のローカル・メモ
リから逐次読出されてくるデータに対してパリテイ・チ
ェック処理を行ない、パリテイ・エラーが検出されると
、命令の再実行を行なう。即ちパリテイ・エラー発生の
ローカル・メモリを無効化すると共に本来当該エラー発
生ローカル・メモリから読出されるべきデータを他の正
常なローカル・メモリの同一番地から代りに読出すよう
にして命令の再実行が行なわれる。従来、このような命
令の再実行を行なうに当つて、上記の如きパリテイ・エ
ラーを検出すると、命令のオペレーション●コード部に
よりアドレス指定される制御メモリにパリテイ・チェッ
ク結果に対応するプログラムをローテイングし、当該ロ
ード●プログラムによつてローカル●メモリ全体として
の使用パターンを決定し、即ちエラー発生ローカル・メ
モリの代替メモリの選定を行なつて命令の再実行を行な
う方式をとつている。

このプログラムのローテイング等のため、エラー発生時
点から再実行開始までの移行時間に比較的大きな時間が
費され命令実行時間が全体として大きくなるのみならず
負担増にならざるを得なかつた。本発明は上記の点を解
決することを目的とし、簡単な構成により上記移行時間
を充分に短縮化し得るようにすることを目的としている
。そしてそのため本発明の命令処理方式は制御メモリと
互いに同一のデータが格納される複数のメモリと各メモ
リに対するエラー・チェック手段を備え、各メモリに読
出しデータの正誤にもとづいて各メモリ全体の使用パタ
ーンを変更し、変更後の使用パターンにもとづいて命令
を再実行する命令処理方式において、命令がセットされ
る命令レジスタと、それぞれ互いに同一のデータが格納
され通常は平行してアクセスされそれらの出力により演
算処理が行われ第１のローカル・メモリおよび第２のロ
ーカル・メモリと、上記第１のローカル・メモリのエラ
ー・チェック手段と、第２のローカル・メモリのエラー
・チェック手段と、上記制御メモリに対するアドレスが
入力されるアドレス入力手段と、上記各ローカル・メモ
リの状態に応じた制御用プログラムがあらかじめ格納さ
れている制御メモリを設け、命令レジスタにセットされ
たデータの異なる区分にもとづき上記第１のローカル・
メモリおよび第２のローカル・メモリを平行してアクセ
スするとともに、上記各ローカル・メモリの上記各エラ
ー・チェック手段の出力にもとづき上・記アドレス入力
手段にセットされるアドレスを制御するようにして、上
記エラー・チェック手段によるチェック結果に応じて上
記制御メモリをアクセスして対応する制御プログラムを
読出し、これに応じて制御を行なうようにしたことを特
徴とする。以下本発明の一実施例を第１図乃至第３図に
もとづき説明する。

第１図イは本発明の一実施例構成を示し、第１図口は演
算回路内における出力レジスタの接続状態説明図、第２
図および第３図は本発明の動作状態説明図である。

図中、１は命令レジスタ、２−１は第１のローノカル・
メモＩ八２−２は第２のローカル・メモリ、３−１およ
び３−２はそれぞれ上記第１のローカル・メモリ２−１
および第２のローカル・メモリ２−２に対応するローカ
ル・メモリ・アドレス●レジスタ（以下ＬＳＡレジスタ
という）、４は・制御メモリ、５は制御メモリ・アドレ
ス・レジスタ（以下ＣＳＡレジスタという）、６は演算
回路、６−１および６−２はそれぞれ出力レジスタ、７
は制御回路、８は選択回路、９−１および９−２はそれ
ぞれパリテイ・チェック回路、１０−１お”よび１０−
２はそれぞれエラーフラグ、１１は＋１回路、１２はオ
ア・ゲート、１３および１４は夫々否定入力付アンド・
ゲート、１５はノット・ゲートを夫々表わしている。

第１図において、命令レジスタ１にセットされる命令は
オペレーション・コード部（以下０ＰＣ部という）１−
１と第１のローカル・メモリ・アドレス部（以下第１の
ＬＳＡ部という）１−２と第２のローカル・メモリ・ア
ドレス部（以下第２のＬＳＡ部という）１−３とて構成
され、０ＰＣ部１−１は制御メモリ４に対する指定アド
レス情報の一部を構成し、第１のＬＳＡ部１−２および
第２のＬＳＡ部１−３は第１のローカル・メモリ２一１
および第２のローカル・メモリ２−２に対する指定アド
レス情報を構成する。

第１のローカル・メモリ２−１および第２のローカル・
メモリ２−２は互いに同一のデータが格納される。制御
メモリ４は後述する如きエラー発生パターンに対応する
複数の制御プログラム・ルーチンが予めセットされてい
る。選択回路８は制御回路７からの制御信号にもとずい
て命令中の第１のＬＳＡ部１一２および第２のＬＳＡ部
１−３がセットされるべき第１の田Ａレジスタ３−１お
よび／または第２のＬＳＡレジスタ３−２を選択する。
エラーフラグ１０−１および１０−２は夫々フリップ・
フロップにより構成される。否定入力付アンド・ゲート
１３は第１のローカル・メモリ２−１に対応するライト
・イネーブル信号を出力し、他の否定入力付アンド●ゲ
ート１４は第２のローカル・メモリ２−２に対応するラ
イト・イネーブル信号を出力する。ノット●ゲート１５
は命令レジスタ１に対する命令セット動作を制御する。
以下本実施例いおける処理動作をパリテイ・チェックの
結果のエラーの有無に応じて〔１〕正常動作時と〔■〕
異常動作発生時とに大別して順次説明する。〔１〕 正
常動作時 （１）命令レジスタ１にセットされた命令中の０ＰＣ部
１−１はエラーフラグ１０−１および１０−２からの非
エラー状態を指示する旨の検出信号即ちＲＯＪおよびＲ
ＯＪと合成されＲＯｐｃＯＯョなるアドレス情報が生成
され、該アドレス情報ＲＯｐｃＯＯＪはＣＳＡレジスタ
５にセットされ制御メモリ４をアクセスする。

制御メモリ４は複数の制御プログラム・ルーチンを予，
め格納しており、該制御メモリ４から上記アドレス情報
ＲＯｐｃＯＯョに対応する正常動作制御プログラム・ル
ーチン即ち正常動作時に用いられるべき制御プログラム
・ルーチンが読出される。（２） 一方、命令中の第１
の？Ａ部１−２および第２のＬＳＡ部１−３に入力した
アト［／ス信号は選択回路８を介して夫々第１のＬＳＡ
レジスタ３−１および第２のＬＳＡレジスタ３−２にセ
ットされ第１のローカル・メモリ２−１およ−び第２の
ローカル・メモリ２−２からアクセスされたデータが読
出される。

（３）上記第１の？Ａ部１−２に入力したアドレス信号
にもとづき読出された読出しデータ（以下第１の読出し
データと略称する。

）および上記第２のＬＳＡ部１−３に入力したアドレス
信号にもとづき読出された読出しデータ（以下第２の読
出しデータと略称する。）は夫々第１のパリテイ・チェ
ック回路９−１および第２のパリテイ・チェック回路９
−２においてエラー・チェック処理される。（４）第１
のパリテイ・チェック回路９−１および第２のパリテイ
・チェック回路９−２がともに非エラー状態を検出した
場合、第２のパリテイ・チェック回路９−１および第２
のパリテイ・チェック回路９−２の各出力信号はともに
依然として論理ＲＯＪレベルに維持される。

従つてオア・ゲート１２を介してノット・ゲート１５の
出力信号は依然として論理ＲｌＪレベルに維持され、こ
のため命令レジスタ１に次の命令がセットされることが
可能となり、また第１のエラーフラグ１０−１および第
２のエラーフラグ１０−２の各出力信号はともに依然と
して論理ＲＯョレベルに維持され上記次の命令に対応す
る制御メモリ４アドレス情報の下位２ビットをＲＯＯＪ
に設定する。】）これらのパリテイ・チェックの結果が
いずれも正常に場合には、記第１の読出しデータは、第
１図口に示される出力レジスタ６−１にセットされ、第
２の読出しデータは出力レジスタ６一２にセットされ、
演算回路６における被演算データとして使用される。

ここで演算回路６は上記制御メモリ４から読出された上
記正常動作用制御プログラム・ルーチンにもとずいて演
算処理を行なう。該演算処理による演算結果は、否定入
力付アンド・ゲート１３および他の否定入力付アンド・
ゲート１４からの各論理ＲｌＪライト・イネーブル信号
により第１のローカル・メモリ２−１および第２のロー
カル・メモリ２−２へ書込まれる。旧 異常動作時 １） 一方第１のパリテイ・チェック回路９−１により
パリテイ・エラーが検出されかつ上記第２のパリテイ●
チェック回路９−２がエラー状態を検出しなかつた場合
、第１のパリテイ・チェック回路９−１から論理ＲｌＪ
が出力される。

この出力信号によりオア・ゲート１２の出力信号は論理
ＲｌＪレベルに反転され、ノット・ゲート１５の出力信
号は論理ＲＯＪレベルに反転・維持されると共に、否定
入力付アンド・ゲート１３および他の否定入力付アンド
・ゲート１４の各出力信号即ちライト・イネーブル信号
は論理ＲＯョレベルに維持される。このため次の命令は
命令レジスタ１にセットされず、即ち命令更新処理が禁
止されかつ第１のローカル・メモリ２−１および第２の
ローカル・メモリ２一２からそれぞれ読出された第１の
読出しデータおよび第２の読出しデータに対する演算処
理によつて得られた演算結果は第１のローカル・メモリ
２−１および第２のローカル・メモリ２−２に書込まれ
ることはない。（２）上記パリテイ・チェック回路９−
１からの論理０１．Ｊ信号により第１のエラーフラグ１
０−１の出力信号は論理ＲｌＪレベルに反転される。

一方第２のエラーフラグ１０−２の出力信号は依然とし
て論理ＲＯ．．レベルに維持される。上記第１のエラニ
プケグー１０−ーー１の論理ＲｌＪ出力信号と上記第２
のエラーフラグ１０−２の論理ＲＯＪ出力信号とは、上
述の命令更・新処理禁止により命令レジスタ１内に依然
としてセットされている命令のうち０ＰＣ部１−１に付
加され、ＲＯｐｃｌＯＪなる制御メモリ・アクセス・ア
ドレス情報が生成される。このアドレス情報ＲＯｐｃｌ
ＯＪにより制御メモリ４内の対応する第１の異常動作用
制御プログラム・ルーチンが読出される。選択回路８は
、上記第１の異常動作用制御プログラム・ルーチンにも
とずいて、先ず命令レジスタ１内の第１の？Ａ部冫１−
２に入力されているアドレス信号を第２の？Ａレジスタ
３−２にセットせしめ、第２のローカル・メモリ２−２
から対応するデータ即ち上記第１の読出しデータが読出
され、出力レジスタ６−１にセットされる。次に選択回
路８は、命令レジスタ１の第２のＬＳＡ部１−３に入力
されているアドレス信号を第２の？Ａレジスタ３−２に
セットし、第２のローカル・メモリ２−２から第２の読
出しデータが読出され、出力レジスタ６−２にセットさ
れることに３なる。このようにして出力レジスタ６−１
および６−２にセットされた上記第１の読出しデータお
よび上記第２の読出しデータが非エラー状態である場合
、演算回路６において上記第１，第２の読出しデータに
ついて上記第１の異常動３作用制御プログラム・ルーチ
ンにもとずく演算処理が行なわれ、当該演算結果は否定
入力付アンド・ゲート１３および他の否定入力付アンド
・ゲート１４の各論理ｒ′１ョライト・イネーブル信号
にもとずき第１のローカル・メモリ２４−１および第２
のローカル・メモリ２−２に書込まれる。このようにし
て第１の異常働作用制御プログラム・ルーチンが終了す
れば、制御回路７はエラーフラグ１０−１をリセットす
る。これにより命令レジスタｌへの次の命令に対応する
セット処理即ち命令更新処理が許可されると共に、第１
，第２のエラーフラグ１０−１，１０−２の各論理ＲＯ
ョ出力信号にもとすき上記次の命令に対応する命令処理
において制御メモリ４から正常動作用制御プログラム・
ルーチンが読出されることになる。このようにして自動
的に正常動作に復帰する。３）また上記第１のパリテイ
・チェック回路９−１がパリテイ・エラーを検出せず、
かつ上記第２のパリテイ・チェック回路９−２によりパ
リテイ・エラーが検出された場合、上記（１）および上
記（２）において上述した如き処理動作と同様な処理動
作が行なわれる。

即ち、第１のローカル・メモリ２−１からの正しい第１
の読出しデータと第２のローカル・メモリ２−２からの
誤りの第２の読出しデータとにもとずく演算結果は否定
入力付アンド・ゲート１３および他の否定入力付アンド
・ゲー口４の各論理ＲＯＪライト・イネーブル信号によ
り第１，第２のローカル・メモリ２−１，２−２への書
込み動作が禁止される。また制御メモリ４に対するアク
セス・アドレス情報はＲＯｐｃＯｌＪとされ、制御メモ
リ４から第２の異常動作制御プログラム・ルーチンが読
出され、当該プログラム●ルーチンにもとずいて、第１
のローカル・メモリ２一１のみ有効とされ、該第１のロ
ーカル・メモリ２−１から最初に第１の読出しデータが
読出されて出力レジスタ６−１にセットされ、次に第２
の読出しデータが読出されて出力レジスタ６−２にセッ
トされ、これら第１，第２の読出しデータについて演算
処理が行なわれる。これら第１，第２の読出しデータが
正しいものであれば、上記演算処理による演算結果は第
１，第２のローカル・メモリ２−１，２−２に書込まれ
、この第２の異常動作用制御プログラム・ルーチンの終
りにエラーフラグ１０−２がリセットされるのて、次の
命令からは制御メモリ４内の正常動作用制御プログラム
・ルーチンが読出される。） 上記第１のパリテイ・チ
ェック回路の９−１および上記第２のパリテイ・チェッ
ク回路９−２がともにパリテイ・エラーを検出した場合
、否定入力付アンド・ゲート１３および他の否定入力付
アンド・ゲート１４の各ライト・イネーブル信号は論理
ＲＯ．Ｊレベルとなり、誤まつた第１の読出しデータお
よび誤まつた第２の読出しデータについて演算結果は第
１，第２のローカル・メモリ２−１，２−２に書込まれ
ることが禁止される。

またノット・ゲート１５の論理ＲＯＪ出力信号により命
令更新処理が禁止され、命令レジスタ１内に依然として
セットされている命令中の０ＰＣ部１−１と第１，第２
のエラーフラグ１０−１，１０−２の論理ＲｌＪ出力信
号とにより１０ＰＣ１１Ｊなる制御メモリ４アクセス・
アドレス情報が生成され、制御メモリ４内からエラー・
処理ルーチンが読出され、当該エラー処理ルーチンが実
行される。したがつて、本発明によれば、正常動作の場
合には、第３図イに示す如く、２周期のデータ処理サイ
クルで演算処理が行なわれる、つまりτ。において、各
ローカル・メモリからデータの読出しが行なわれ、τ，
において演算およびその結果の書込みが行なわれる場合
、一方のメモリに異常が存在しても第３図口に示す如く
、３周期のデータ処理サイクルで演算処理を行なうこと
ができる。なお第３図口の場合は、第２のローカル・メ
モリ２−２から読出したデータに異常状態が存在した場
合を示すものであり、τ０，τ１で第１のローカル・メ
モリ２−１からそれぞれデータを読出し、τ２で演算お
よび書込の行なわれることを示している。以上説明した
如く、本発明は、通常の第１のローカル・メモリ２−１
および第２のローカル・メモリ２−２を平行してアクセ
スするとともに、制御メモリ４内にパリテイ・チェック
結果のパターンに応じた複数個の制御プログラム・ルー
チン（エラー処理ルーチンを含む）を予め用意しておき
、パリテイ・エラーが発生すると当該エラー・パターン
に対応する制御プログラム●ルーチンに切替えて命令処
理を続行するようにした。

このため通常は第１のローカル・メモリ２−１および第
２のローカル・メモリ２−２を平行してアクセスしてそ
れぞれ別データを平行して読み出し可能であり命令の処
理速度を早くすることがてき、しかもエラー発生時点か
ら代替プログラムを制御メモ１Ｊ４にローディングする
時間とオーバーヘッドを考慮しなくて済み命令処理を迅
速に続行することができる。なお上述した実施例は２個
のローカル・メモリを使用した場合を表わしたが、本発
明はこれに限定されるものではなく３個以上のローカル
・メモリを使用した命令処理方式に適用することは自由
である。

【図面の簡単な説明】

第１図イは本発明の一実施例構成を示し、第１図口は演
算回路内における出力レジスタの接続状”態を示し、第
２図および第３図は本発明の動作状態説明図である。 図中、１は命令レジスタ、２−１は第１のローカル・メ
モリ、２−２は第２のローカル・メモリ、３−１および
３−２はそれぞれ上記第１のローカル・メモリおよび第
２のローカル・メモリに対応するローカル●メモリ●ア
ドレス●レジスタ、４は制御メモリ、５は制御メモリ・
アドレス●レジスタ、６は演算回路、６−１、６−２は
それぞれ出力レジスタ、７は制御回路、８は選択Ｌ回路
、９−１、９−２はそれぞれパリテイ・チェック回路、
１０−１、１０−２はそれぞれエラーフラグ、１１は＋
１回路をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 制御メモリと互いに同一のデータが格納される複数
   のメモリと各メモリに対すエラー・チェック手段を備え
   、各メモリの読出しデータの正誤にもとづいて各メモリ
   全体の使用パターンを変更し、変更後の使用パターンに
   もとづいて命令を再実行する命令処理方式において、命
   令がセットされる命令レジスタと、 それぞれ互いに同一のデータが格納され通常は平行して
   アクセスされそれらの出力により演算処理が行われる第
   １のローカル・メモリおよび第２のローカル・メモリと
   、上記第１のローカル・メモリのエラー・チェック手段
   と、第２のローカル・メモリのエラー・チェック手段と
   、上記制御メモリに対するアドレスが入力されるアドレ
   ス入力手段と、上記各ローカル・メモリの状態に応じた
   制御用プログラムがあらかじめ格納されている制御メモ
   リを設け、命令レジスタにセットされたデータの異なる
   区分にもとづき上記第１のローカル・メモリおよび第２
   のローカル・メモリを平行してアクセスするとともに、
   上記各ローカル・メモリの上記各エラー・チェック手段
   の出力にもとづき上記アドレス入力手段にセットされる
   アドレスを制御するようにして、上記エラー・チェック
   手段によるチェック結果に応じて上記制御メモリをアク
   セスして対応する制御プログラムを読出し、これに応じ
   て制御を行なうようにしたことを特徴とする命令処理方
   式。